1. 從“黑盒子”到“透明機(jī)器”為什么我們需要體系結(jié)構(gòu)視角又到了期末季對(duì)于計(jì)算機(jī)專業(yè)的同學(xué)來說《計(jì)算機(jī)體系結(jié)構(gòu)》這門課常常讓人又愛又恨。愛的是它終于開始撕開軟件世界那層神秘的面紗讓你看到代碼指令是如何在物理硬件上“跑”起來的恨的是它涉及的概念多、層次深從晶體管到操作系統(tǒng)感覺什么都要懂一點(diǎn)。很多人復(fù)習(xí)時(shí)容易陷入兩個(gè)極端要么死記硬背一堆“MIPS五級(jí)流水線”、“Cache映射方式”的名詞考完就忘要么一頭扎進(jìn)某個(gè)具體電路或算法細(xì)節(jié)失去了對(duì)全局的把握。這門課的核心價(jià)值其實(shí)在于建立一種“體系結(jié)構(gòu)思維”。它不是一個(gè)孤立的、關(guān)于某個(gè)特定CPU的知識(shí)點(diǎn)合集而是一套理解計(jì)算機(jī)如何工作的“世界觀”。當(dāng)你用C語言寫下一行a b c;時(shí)體系結(jié)構(gòu)思維會(huì)讓你本能地思考這條語句會(huì)被編譯成幾條機(jī)器指令這些指令在CPU的流水線里會(huì)經(jīng)歷哪幾個(gè)階段變量a、b、c是存在寄存器里還是需要去內(nèi)存里取如果去內(nèi)存會(huì)不會(huì)遇到Cache未命中這個(gè)加法運(yùn)算是在整數(shù)單元執(zhí)行還是可能被優(yōu)化到向量單元這種從高級(jí)語言到晶體管電信號(hào)的“穿透式”思考能力是區(qū)分普通程序員和資深工程師的關(guān)鍵之一。期末復(fù)習(xí)本質(zhì)上是在有限時(shí)間內(nèi)將這種“體系結(jié)構(gòu)思維”的關(guān)鍵節(jié)點(diǎn)和連接關(guān)系固化下來。它不是要你成為芯片設(shè)計(jì)專家而是要你能清晰地描繪出從程序到結(jié)果的數(shù)據(jù)流與控制流全景圖并理解其中每個(gè)環(huán)節(jié)的設(shè)計(jì)權(quán)衡Trade-offs。接下來我將結(jié)合多年的學(xué)習(xí)和工程經(jīng)驗(yàn)帶你梳理一條高效的復(fù)習(xí)主線避開常見的記憶陷阱聚焦于“為什么這么設(shè)計(jì)”以及“如何影響程序性能”這兩個(gè)終極問題。2. 基石與藍(lán)圖指令集架構(gòu)ISA的核心地位與復(fù)習(xí)要點(diǎn)如果把整個(gè)計(jì)算機(jī)體系結(jié)構(gòu)比作一座大廈那么指令集架構(gòu)Instruction Set Architecture, ISA就是這座大廈的“設(shè)計(jì)藍(lán)圖”和“憲法”。它定義了軟件編譯器、操作系統(tǒng)和硬件處理器實(shí)現(xiàn)之間的契約。復(fù)習(xí)ISA部分切忌把它當(dāng)成枯燥的指令列表來背而應(yīng)抓住其“承上啟下”的核心作用。2.1 ISA的兩種哲學(xué)RISC與CISC的博弈與融合這是必考且易混淆的點(diǎn)。關(guān)鍵不在于記住RISC是“精簡(jiǎn)指令集”CISC是“復(fù)雜指令集”的定義而在于理解它們背后的設(shè)計(jì)哲學(xué)、歷史背景以及當(dāng)代處理器如何融合二者優(yōu)點(diǎn)。CISC如x86的誕生邏輯在早期內(nèi)存昂貴且緩慢的時(shí)代減少程序占用的內(nèi)存空間是首要目標(biāo)。復(fù)雜的指令如一條指令完成內(nèi)存讀取、計(jì)算、回寫能生成更緊湊的代碼。硬件直接支持高級(jí)操作如字符串處理減輕了編譯器的負(fù)擔(dān)。其代價(jià)是指令長度可變、執(zhí)行周期數(shù)不一導(dǎo)致處理器內(nèi)部控制邏輯復(fù)雜難以實(shí)現(xiàn)高效的流水線。RISC如MIPS, ARM的設(shè)計(jì)革命隨著內(nèi)存成本下降設(shè)計(jì)焦點(diǎn)轉(zhuǎn)向提升處理器本身的執(zhí)行效率。其核心思想是讓硬件只做最簡(jiǎn)單、規(guī)整的事把復(fù)雜任務(wù)交給編譯器優(yōu)化。通過固定指令長度、簡(jiǎn)化指令格式、強(qiáng)調(diào)“加載-存儲(chǔ)”架構(gòu)只有Load/Store指令能訪問內(nèi)存使得流水線更容易被填滿時(shí)鐘頻率可以提得更高。現(xiàn)代融合趨勢(shì)純粹的界限早已模糊。x86CISC內(nèi)部會(huì)將復(fù)雜指令解碼為多個(gè)類似RISC的微操作μops來執(zhí)行本質(zhì)上是一個(gè)“CISC外殼RISC內(nèi)核”。而ARMRISC也在不斷加入更復(fù)雜的指令如SIMD擴(kuò)展NEON。復(fù)習(xí)時(shí)要能對(duì)比二者在指令格式、尋址方式、編譯器友好度、硬件實(shí)現(xiàn)復(fù)雜度等方面的典型差異并理解這種融合是性能優(yōu)化的必然結(jié)果。2.2 關(guān)鍵概念辨析尋址方式、操作數(shù)與指令格式這部分是理解匯編和編譯原理的基礎(chǔ)容易在細(xì)節(jié)上丟分。尋址方式要能用自己的話解釋立即數(shù)尋址、寄存器尋址、基址尋址、PC相對(duì)尋址等常見方式并關(guān)聯(lián)其使用場(chǎng)景。例如PC相對(duì)尋址為什么對(duì)實(shí)現(xiàn)位置無關(guān)代碼PIC和分支跳轉(zhuǎn)至關(guān)重要基址尋址如何支持?jǐn)?shù)組和結(jié)構(gòu)體的訪問操作數(shù)類型與大小明確字節(jié)、半字、字、雙字的對(duì)齊要求。不對(duì)齊訪問在有些架構(gòu)上會(huì)導(dǎo)致性能損失如x86在另一些架構(gòu)上則會(huì)直接觸發(fā)異常如MIPS。這是一個(gè)經(jīng)典的“性能與兼容性”權(quán)衡案例。指令格式剖析以經(jīng)典的MIPS R型、I型、J型格式為例不僅要記住各個(gè)字段的位置更要理解這樣劃分的理由。為什么opcode字段固定在最前面為什么R型指令需要rs、rt、rd三個(gè)寄存器字段而I型通常只有兩個(gè)這直接關(guān)系到指令譯碼電路的復(fù)雜度和速度。試著在紙上畫出一條指令從二進(jìn)制碼到控制信號(hào)產(chǎn)生的簡(jiǎn)化數(shù)據(jù)通路理解會(huì)深刻得多。實(shí)操心得不要孤立地背指令。最好的方法是用C寫一段簡(jiǎn)單的函數(shù)如數(shù)組求和、求最大值然后讓編譯器輸出對(duì)應(yīng)的匯編代碼gcc用-SMSVC用/Fa對(duì)照著看每一條C語句對(duì)應(yīng)了哪些指令用了哪些寄存器和尋址方式。這種“逆向映射”是打通高級(jí)語言與ISA隔閡的最快路徑。3. 性能的引擎處理器微架構(gòu)與流水線深度解析這是體系結(jié)構(gòu)課程最“硬核”的部分也是考試和實(shí)際性能優(yōu)化的重中之重。核心目標(biāo)就一個(gè)如何讓處理器在單位時(shí)間內(nèi)執(zhí)行更多的指令提高IPC。流水線是基礎(chǔ)但復(fù)習(xí)必須超越流水線的簡(jiǎn)單階段圖。3.1 理想與現(xiàn)實(shí)的差距流水線冒險(xiǎn)及其應(yīng)對(duì)策略五級(jí)流水線取指IF、譯碼ID、執(zhí)行EX、訪存MEM、寫回WB的圖大家都會(huì)畫但考試和實(shí)際問題往往出在“流水線冒險(xiǎn)”上。結(jié)構(gòu)冒險(xiǎn)源于硬件資源沖突。例如單端口內(nèi)存無法同時(shí)支持指令讀取和數(shù)據(jù)訪問?，F(xiàn)代處理器如何解決答案是分離的指令Cache和數(shù)據(jù)Cache哈佛架構(gòu)。復(fù)習(xí)時(shí)要能指出經(jīng)典五級(jí)流水線圖中哪個(gè)階段可能發(fā)生結(jié)構(gòu)冒險(xiǎn)并說出至少一種硬件解決方案。數(shù)據(jù)冒險(xiǎn)這是重點(diǎn)和難點(diǎn)。分為RAW真相關(guān)、WAR、WAW后兩者為假相關(guān)。轉(zhuǎn)發(fā)/旁路解決RAW冒險(xiǎn)的主力。關(guān)鍵在于畫圖在紙上畫兩條前后相鄰的指令標(biāo)出流水線階段清晰地畫出數(shù)據(jù)從EX/MEM寄存器、MEM/WB寄存器“轉(zhuǎn)發(fā)”到ALU輸入端的路徑。要理解轉(zhuǎn)發(fā)并不能解決所有RAW比如LOAD指令后緊接使用該數(shù)據(jù)的指令會(huì)產(chǎn)生“LOAD-USE”冒險(xiǎn)此時(shí)必須插入一個(gè)流水線氣泡。計(jì)分板與Tomasulo算法這是動(dòng)態(tài)調(diào)度解決WAR/WAW假相關(guān)并允許亂序執(zhí)行的核心思想。復(fù)習(xí)時(shí)不必糾結(jié)算法每一步的細(xì)節(jié)但要掌握其核心思想寄存器重命名。Tomasulo算法通過保留站Reservation Station將架構(gòu)寄存器如r1映射到物理寄存器徹底消除了假相關(guān)。能說清楚這個(gè)原理就抓住了精髓?？刂泼半U(xiǎn)由分支指令引起。解決方案的演進(jìn)本身就是一部性能優(yōu)化史靜態(tài)預(yù)測(cè)總是預(yù)測(cè)不跳轉(zhuǎn)或總是預(yù)測(cè)跳轉(zhuǎn)。簡(jiǎn)單但準(zhǔn)確率低。動(dòng)態(tài)分支預(yù)測(cè)核心是分支歷史表BHT和分支目標(biāo)緩沖區(qū)BTB。要理解1位、2位飽和計(jì)數(shù)器兩位預(yù)測(cè)器的工作原理。為什么2位比1位好因?yàn)樗苋萑桃淮闻既坏念A(yù)測(cè)錯(cuò)誤避免“震蕩”。更高級(jí)的預(yù)測(cè)器如局部歷史預(yù)測(cè)器、全局歷史預(yù)測(cè)器、錦標(biāo)賽預(yù)測(cè)器。了解其思想即可利用更多的歷史信息本地分支的歷史、其他分支的歷史來提高預(yù)測(cè)準(zhǔn)確率。3.2 從標(biāo)量到超標(biāo)量指令級(jí)并行ILP的挖掘單條流水線性能有上限于是有了超標(biāo)量Superscalar——每個(gè)時(shí)鐘周期發(fā)射多條指令。復(fù)習(xí)重點(diǎn)在于理解其帶來的新挑戰(zhàn)和解決方案。多發(fā)射的挑戰(zhàn)如何確定哪些指令可以同時(shí)發(fā)射這需要復(fù)雜的指令分發(fā)邏輯和依賴檢測(cè)電路。亂序執(zhí)行OOO這是現(xiàn)代高性能CPU的標(biāo)配。它通過動(dòng)態(tài)調(diào)度讓后續(xù)不依賴前面結(jié)果的指令“插隊(duì)”先執(zhí)行以充分利用執(zhí)行單元。Tomasulo算法是其經(jīng)典實(shí)現(xiàn)。要理解亂序執(zhí)行的核心是“按序發(fā)射、亂序執(zhí)行、按序提交”以及重排序緩沖區(qū)ROB在保證精確中斷中的作用。VLIW與EPIC這是與超標(biāo)量不同的另一條路如Intel Itanium。其思想是將尋找并行的任務(wù)完全交給編譯器硬件設(shè)計(jì)得以簡(jiǎn)化。但這也導(dǎo)致了它對(duì)編譯器技術(shù)極度依賴二進(jìn)制兼容性差。了解這種設(shè)計(jì)哲學(xué)的優(yōu)缺點(diǎn)是體現(xiàn)知識(shí)深度的好地方。3.3 一個(gè)綜合案例分析循環(huán)展開與流水線效率理論聯(lián)系實(shí)際的最佳例子?？紤]一個(gè)簡(jiǎn)單的浮點(diǎn)數(shù)組乘法循環(huán)for (int i 0; i N; i) { C[i] A[i] * B[i]; }假設(shè)乘法需要4個(gè)時(shí)鐘周期假設(shè)流水化后吞吐率為1個(gè)/周期且存在“LOAD-USE”冒險(xiǎn)。不優(yōu)化的情況每次迭代嚴(yán)重依賴前一次流水線充滿氣泡利用率極低。循環(huán)展開4次手動(dòng)或由編譯器展開將四次迭代的代碼寫在一起。這帶來了幾個(gè)好處1) 減少了分支指令的數(shù)量循環(huán)判斷次數(shù)減少2) 增加了指令間的獨(dú)立性讓調(diào)度器編譯器或硬件有更多機(jī)會(huì)填充流水線氣泡3) 結(jié)合寄存器重命名可以同時(shí)進(jìn)行多個(gè)load和乘法操作。復(fù)習(xí)要點(diǎn)通過這個(gè)例子你可以串聯(lián)起數(shù)據(jù)冒險(xiǎn)、轉(zhuǎn)發(fā)、延遲、吞吐率、指令調(diào)度等多個(gè)概念。在紙上畫出展開前后的指令序列和流水線時(shí)空?qǐng)D你會(huì)對(duì)性能提升的根源有直觀感受。4. 存儲(chǔ)器的層次結(jié)構(gòu)速度與容量的永恒權(quán)衡“存儲(chǔ)墻”問題是體系結(jié)構(gòu)領(lǐng)域的核心挑戰(zhàn)。這部分復(fù)習(xí)的關(guān)鍵是理解每一層存儲(chǔ)存在的理由、其關(guān)鍵參數(shù)如何影響性能以及它們之間如何協(xié)同工作。4.1 Cache處理器與主存之間的“變速器”Cache是考試的重點(diǎn)和難點(diǎn)公式多平均訪問時(shí)間、缺失率、策略多映射、替換、寫策略。死記硬背很容易混亂必須從“設(shè)計(jì)目標(biāo)”出發(fā)理解。核心目標(biāo)利用程序訪問的時(shí)間局部性和空間局部性以接近寄存器的速度提供接近內(nèi)存的容量。映射方式三兄弟直接映射一個(gè)內(nèi)存塊只能進(jìn)Cache的固定一個(gè)位置。硬件簡(jiǎn)單速度快。但容易發(fā)生沖突缺失——兩個(gè)頻繁訪問但映射到同一Cache行的數(shù)據(jù)會(huì)互相踢出即使Cache還有大量空閑空間。全相聯(lián)映射一個(gè)內(nèi)存塊可以進(jìn)Cache的任何位置。沖突缺失最少。但查找成本極高需要比較所有行的標(biāo)簽硬件實(shí)現(xiàn)復(fù)雜速度慢。組相聯(lián)映射折中方案。Cache分成若干組一個(gè)內(nèi)存塊映射到特定組但可以放在該組內(nèi)任意一行。這是現(xiàn)代CPU最常用的方式如8路、16路組相聯(lián)。要熟練掌握其地址劃分標(biāo)記Tag | 組索引Index | 塊內(nèi)偏移Offset。替換策略當(dāng)組已滿時(shí)選擇踢出哪一行隨機(jī)實(shí)現(xiàn)簡(jiǎn)單但性能不穩(wěn)定。FIFO可能踢出重要的老數(shù)據(jù)。LRU最近最少使用理論最優(yōu)但硬件實(shí)現(xiàn)代價(jià)高需要維護(hù)訪問歷史。實(shí)際中常用其近似算法如偽LRU。一個(gè)?？枷葳鍖?duì)于直接映射Cache不存在“替換策略”選擇問題因?yàn)槲恢檬枪潭ǖ男聛淼闹苯痈采w。寫策略當(dāng)CPU要寫數(shù)據(jù)時(shí)怎么辦寫直達(dá)同時(shí)寫Cache和主存。一致性簡(jiǎn)單但寫操作慢每次都要訪問慢速內(nèi)存。寫回只寫Cache并將該行標(biāo)記為“臟”。當(dāng)該行被替換時(shí)才寫回主存。寫操作快但一致性復(fù)雜需要臟位。寫分配 vs. 非寫分配當(dāng)寫操作發(fā)生Cache缺失時(shí)是否將該數(shù)據(jù)所在塊調(diào)入Cache通常寫回策略配合寫分配寫直達(dá)策略配合非寫分配。要理解這種搭配背后的邏輯。4.2 量化分析如何計(jì)算平均內(nèi)存訪問時(shí)間AMAT這是一個(gè)必考的公式也是衡量Cache設(shè)計(jì)好壞的核心指標(biāo)。AMAT Hit Time Miss Rate * Miss Penalty其中Hit TimeCache命中時(shí)的訪問時(shí)間。主要由映射方式和電路速度決定。Miss Rate缺失率。受容量、相聯(lián)度、塊大小影響。Miss Penalty缺失代價(jià)即從下一級(jí)存儲(chǔ)如主存加載數(shù)據(jù)的時(shí)間。通常很大幾十到幾百個(gè)CPU周期。復(fù)習(xí)關(guān)鍵不要只背公式。要會(huì)分析設(shè)計(jì)變化對(duì)AMAT的影響。例如增大塊大小可能提高空間局部性降低缺失率但會(huì)增加缺失代價(jià)一次傳輸更多數(shù)據(jù)也可能增加沖突缺失。需要權(quán)衡。提高相聯(lián)度通常能降低沖突缺失但會(huì)增加Hit Time因?yàn)楸容^器更復(fù)雜和成本。當(dāng)相聯(lián)度從1直接映射增加到2時(shí)收益最大之后收益遞減。增加Cache容量最直接降低缺失率的方法但會(huì)增加成本、功耗和Hit Time。4.3 超越單核多處理器下的Cache一致性這是向多核、多線程體系結(jié)構(gòu)過渡的關(guān)鍵概念。當(dāng)多個(gè)核心都有自己的私有Cache并共享同一塊內(nèi)存時(shí)如何保證一個(gè)核心修改了數(shù)據(jù)后其他核心能讀到最新值問題本質(zhì)多個(gè)副本Cache中的副本的一致性問題。監(jiān)聽總線協(xié)議一種經(jīng)典的解決方案。所有Cache都“監(jiān)聽”共享的總線當(dāng)某個(gè)Cache要寫數(shù)據(jù)時(shí)它通過總線廣播這個(gè)事件。其他Cache監(jiān)聽到后采取行動(dòng)使自己的副本失效寫無效協(xié)議或更新寫更新協(xié)議。MESI協(xié)議是其中最著名的寫無效協(xié)議其四個(gè)狀態(tài)Modified, Exclusive, Shared, Invalid必須理解其含義和轉(zhuǎn)換條件。目錄協(xié)議當(dāng)核心數(shù)量很多時(shí)總線成為瓶頸。目錄協(xié)議將一致性信息集中或分布式地存儲(chǔ)在一個(gè)“目錄”中點(diǎn)對(duì)點(diǎn)通信可擴(kuò)展性更好。避坑指南很多同學(xué)在計(jì)算多級(jí)Cache的AMAT時(shí)容易出錯(cuò)。對(duì)于L1和L2兩級(jí)Cache公式應(yīng)擴(kuò)展為AMAT Hit_Time_L1 Miss_Rate_L1 * (Hit_Time_L2 Miss_Rate_L2 * Miss_Penalty_MainMemory)這里Miss_Penalty_L1并不是直接去主存的時(shí)間而是去L2 Cache訪問的時(shí)間即Hit_Time_L2 Miss_Rate_L2 * Miss_Penalty_MainMemory。務(wù)必分清層次。5. 并行體系結(jié)構(gòu)從多核到眾核的演進(jìn)之路當(dāng)單核的指令級(jí)并行ILP挖掘接近極限提高性能的路徑轉(zhuǎn)向了線程級(jí)并行TLP和數(shù)據(jù)級(jí)并行DLP。5.1 弗林分類法與并行計(jì)算模型弗林分類法是根據(jù)指令流和數(shù)據(jù)流的數(shù)量對(duì)計(jì)算機(jī)進(jìn)行分類的經(jīng)典方法。SISD單指令單數(shù)據(jù)。傳統(tǒng)的單核標(biāo)量處理器。SIMD單指令多數(shù)據(jù)。這是數(shù)據(jù)級(jí)并行DLP的典型代表。一條指令如加法同時(shí)對(duì)多個(gè)數(shù)據(jù)元素進(jìn)行操作。CPU的SSE、AVX指令集GPU的CUDA核心都是SIMD的體現(xiàn)。復(fù)習(xí)時(shí)要理解其適用場(chǎng)景處理大規(guī)模、規(guī)則的數(shù)據(jù)集如圖像、矩陣運(yùn)算。MISD多指令單數(shù)據(jù)。理論模型實(shí)際罕見。MIMD多指令多數(shù)據(jù)。這是線程級(jí)并行TLP的典型代表。每個(gè)處理器核執(zhí)行不同的指令流處理不同的數(shù)據(jù)。多核CPU、分布式集群都屬于MIMD。MIMD又可分為共享內(nèi)存多處理器SMP和分布式內(nèi)存多處理器集群前者通過硬件總線共享物理內(nèi)存后者通過消息傳遞進(jìn)行通信。5.2 多核處理器共享內(nèi)存與同步原語現(xiàn)代多核CPU屬于MIMD中的共享內(nèi)存模型。一致性內(nèi)存訪問UMA所有核心訪問任何內(nèi)存地址的時(shí)間相同。通常通過共享總線或交叉開關(guān)實(shí)現(xiàn)。對(duì)稱多處理器SMP是典型。非一致性內(nèi)存訪問NUMA訪問不同區(qū)域的內(nèi)存如本地內(nèi)存 vs. 遠(yuǎn)程內(nèi)存時(shí)間不同。常見于多路服務(wù)器多個(gè)CPU插槽。NUMA效應(yīng)是高性能編程中需要特別注意的問題錯(cuò)誤的數(shù)據(jù)分布會(huì)導(dǎo)致性能急劇下降。同步的重要性與代價(jià)當(dāng)多個(gè)線程并發(fā)訪問共享數(shù)據(jù)時(shí)必須同步如加鎖。但鎖如互斥鎖的代價(jià)很高因?yàn)樗赡苌婕霸硬僮?、?nèi)核態(tài)切換、以及導(dǎo)致其他核心Cache行無效。自旋鎖、讀寫鎖、無鎖編程都是為了在不同場(chǎng)景下降低同步開銷的嘗試。理解“鎖爭(zhēng)用”對(duì)性能的毀滅性影響是編寫高效多線程程序的基礎(chǔ)。5.3 GPU吞吐量優(yōu)先的并行怪獸GPU是SIMD架構(gòu)的集大成者其設(shè)計(jì)哲學(xué)與CPU延遲優(yōu)先截然不同。CPU vs. GPU設(shè)計(jì)哲學(xué)CPU是“瑞士軍刀”核心少幾個(gè)到幾十個(gè)但每個(gè)核心功能強(qiáng)大復(fù)雜的控制邏輯、大容量Cache、強(qiáng)大的分支預(yù)測(cè)擅長處理復(fù)雜的、分支眾多的串行任務(wù)。GPU是“收割機(jī)”核心極多成千上萬個(gè)但每個(gè)核心非常簡(jiǎn)單簡(jiǎn)化控制、小Cache、弱分支預(yù)測(cè)擅長處理大量的、高度規(guī)則、無分支的并行計(jì)算任務(wù)。CUDA/OpenCL編程模型理解其層次結(jié)構(gòu)——網(wǎng)格Grid、線程塊Block、線程Thread。線程塊內(nèi)的線程可以通過共享內(nèi)存Shared Memory進(jìn)行高速通信和協(xié)作而全局內(nèi)存Global Memory訪問延遲很高。優(yōu)化GPU程序的關(guān)鍵就在于最大化并行度、優(yōu)化內(nèi)存訪問模式合并訪問、合理利用共享內(nèi)存和寄存器。6. 輸入輸出系統(tǒng)與互連網(wǎng)絡(luò)被忽視的性能關(guān)鍵I/O和互連常常是復(fù)習(xí)的盲點(diǎn)但它們往往是實(shí)際系統(tǒng)中真正的性能瓶頸。6.1 I/O設(shè)備與CPU的通信方式程序控制I/OCPU輪詢?cè)O(shè)備狀態(tài)寄存器。效率極低CPU被完全占用。中斷驅(qū)動(dòng)I/O設(shè)備完成后主動(dòng)中斷CPU。CPU利用率提高但每次中斷都有上下文切換開銷對(duì)于高速設(shè)備如磁盤、網(wǎng)卡中斷頻率可能成為瓶頸。直接內(nèi)存訪問DMA由專用DMA控制器在設(shè)備和內(nèi)存之間直接搬運(yùn)數(shù)據(jù)搬運(yùn)完成后才通知CPU。這是現(xiàn)代系統(tǒng)的標(biāo)準(zhǔn)方式。它徹底將CPU從繁重的數(shù)據(jù)搬運(yùn)工作中解放出來。復(fù)習(xí)時(shí)要理解DMA操作過程中Cache一致性問題DMA寫入的內(nèi)存區(qū)域如果還在CPU Cache中會(huì)導(dǎo)致數(shù)據(jù)不一致及其解決方案Cache沖刷或非緩存內(nèi)存區(qū)域。6.2 總線與互連網(wǎng)絡(luò)總線仲裁當(dāng)多個(gè)設(shè)備如CPU、DMA控制器、GPU都要使用總線時(shí)由仲裁器決定誰先用。了解簡(jiǎn)單的優(yōu)先級(jí)仲裁或公平輪詢仲裁。從總線到交換網(wǎng)絡(luò)共享總線結(jié)構(gòu)簡(jiǎn)單但可擴(kuò)展性差帶寬是所有設(shè)備共享的?，F(xiàn)代多核系統(tǒng)普遍采用片上網(wǎng)絡(luò)NoC一種基于路由器的包交換網(wǎng)絡(luò)提供了更高的帶寬和可擴(kuò)展性。理解從總線到交叉開關(guān)再到Mesh等拓?fù)渚W(wǎng)絡(luò)的發(fā)展脈絡(luò)。6.3 可靠性、可用性與可信性RAS這是體系結(jié)構(gòu)的高階話題但在數(shù)據(jù)中心和關(guān)鍵任務(wù)系統(tǒng)中至關(guān)重要?？煽啃韵到y(tǒng)在給定時(shí)間內(nèi)無故障運(yùn)行的概率。通過冗余如ECC內(nèi)存、RAID磁盤來提升?？捎眯韵到y(tǒng)處于可服務(wù)狀態(tài)的比例。通過冗余和快速恢復(fù)如熱插拔、故障隔離來提升。可信性系統(tǒng)行為符合預(yù)期包括安全性和完整性。硬件安全模塊如TPM、內(nèi)存加密、側(cè)信道攻擊防護(hù)等都屬于此范疇。復(fù)習(xí)到這里你應(yīng)該不再將計(jì)算機(jī)體系結(jié)構(gòu)視為一堆離散的知識(shí)點(diǎn)而是一個(gè)環(huán)環(huán)相扣、充滿精妙權(quán)衡的有機(jī)整體。從ISA的軟件契約到微架構(gòu)的性能壓榨再到存儲(chǔ)層次的容量速度平衡最后到并行擴(kuò)展和I/O協(xié)同每一層都在解決特定問題同時(shí)為上一層提供抽象對(duì)下一層提出要求。我個(gè)人在復(fù)習(xí)和工程實(shí)踐中最深的體會(huì)是不要滿足于“知道是什么”一定要多問“為什么這樣設(shè)計(jì)”和“不這樣設(shè)計(jì)會(huì)怎樣”。當(dāng)你看到一個(gè)技術(shù)選擇比如寫回Cache試著去想它的反面寫直達(dá)的優(yōu)缺點(diǎn)以及設(shè)計(jì)者當(dāng)時(shí)面臨的約束內(nèi)存速度慢。這種對(duì)比思考能讓你真正理解這些經(jīng)典設(shè)計(jì)背后閃耀的智慧也能讓你在未來面對(duì)新的架構(gòu)時(shí)擁有快速理解和評(píng)估的能力。最后找一兩份往年的真題或典型的課后綜合應(yīng)用題限時(shí)模擬完成檢驗(yàn)自己能否將各個(gè)章節(jié)的知識(shí)點(diǎn)串聯(lián)起來解決一個(gè)具體問題這是考前最好的熱身。