1. 為什么 Chiplet 集成卡在電氣層而不是協(xié)議層做過多芯片互聯(lián)的工程師大概都有同感UCIe 協(xié)議本身并不復雜真正讓人掉頭發(fā)的是電氣層。協(xié)議規(guī)范寫得清清楚楚鏈路訓練、側(cè)帶協(xié)商、數(shù)據(jù)包格式都有章可循但一旦把兩顆 Die 放到中介層上跑起來眼圖閉合、誤碼率飆升、鏈路反復重訓的問題就全冒出來了。我參與過幾個 Chiplet 集成項目幾乎每一次進度延誤的根因都能追溯到電氣層——不是協(xié)議沒配對而是信號完整性沒兜住。UCIe 的全稱是 Universal Chiplet Interconnect Express它定義了一套標準化的 Die-to-Die 互聯(lián)接口目標是讓不同廠商、不同工藝節(jié)點的 Chiplet 能像搭積木一樣拼在一起。這個愿景很美好但落到工程實現(xiàn)上電氣層分析就成了那個“繞不過去的坎”。因為 Chiplet 互聯(lián)的物理通道極短——通常只有幾毫米的中介層走線——很多人會下意識覺得“這么短的距離能有什么信號問題”。恰恰是這個直覺害人。短通道意味著插入損耗小但同時也意味著阻抗不連續(xù)、反射、串擾的影響被放大而且 UCIe 的高速模式比如 32 GT/s 甚至更高對時序裕量的要求極其苛刻。這篇文章想聊的就是怎么用一套精簡高效的流程把 UCIe 電氣層分析從“反復試錯”變成“一次做對”。我會從通道建模、參數(shù)提取、仿真驗證到實測對標把每個環(huán)節(jié)的關鍵決策和踩坑經(jīng)驗都攤開講。適合正在做 Chiplet 集成的信號完整性工程師、封裝設計工程師以及需要評估 UCIe 接口可行性的系統(tǒng)架構(gòu)師。不管你是剛接觸 UCIe 的新手還是已經(jīng)跑過幾輪仿真的老手應該都能從里面找到能直接用的東西。2. UCIe 電氣層到底在分析什么把規(guī)范翻譯成工程語言2.1 從協(xié)議規(guī)范到通道預算的映射關系UCIe 規(guī)范里關于電氣層的部分核心就是一張通道預算表。它規(guī)定了發(fā)送端輸出幅度、通道插入損耗、回波損耗、串擾容限、接收端靈敏度等參數(shù)的上限和下限。但規(guī)范給的是“邊界條件”不是“設計方案”。你得自己把這些數(shù)字翻譯成具體的疊層結(jié)構(gòu)、走線寬度、間距、過孔設計。我習慣的做法是先把規(guī)范里的通道預算拆成三個獨立的部分發(fā)送端裕量、通道損耗、接收端裕量。發(fā)送端裕量取決于驅(qū)動器的輸出擺幅和預加重能力通道損耗取決于中介層的材料和幾何尺寸接收端裕量取決于均衡器的能力和采樣窗口。這三者之間是此消彼長的關系——通道損耗大了要么加大發(fā)送端預加重要么提升接收端均衡強度但兩者都會帶來功耗和面積的代價。注意UCIe 規(guī)范對不同速率模式Standard Package 和 Advanced Package的通道預算要求差異很大。Advanced Package 針對的是硅中介層或高密度有機基板通道更短、損耗更低但串擾和阻抗控制的要求反而更嚴。選型時一定要先確認你的封裝類型對應哪套預算。2.2 插入損耗與回波損耗誰才是真正的瓶頸很多人做電氣層分析時第一反應是看插入損耗Insertion Loss。插入損耗當然重要它直接決定了信號到達接收端時還剩多少幅度。但在 UCIe 的場景下回波損耗Return Loss往往才是更隱蔽的殺手。原因在于 UCIe 的通道極短插入損耗在 Nyquist 頻率下可能只有幾 dB看起來非常漂亮。但正因為通道短任何阻抗不連續(xù)點產(chǎn)生的反射在時間上不會和主信號拉開足夠距離而是直接疊加在信號邊沿上造成眼圖塌陷。我見過一個案例中介層走線的插入損耗在 16 GHz 下只有 2.5 dB但回波損耗在某個頻段掉到了 -8 dB結(jié)果眼高直接損失了 40%。所以我的建議是做 UCIe 電氣層分析時插入損耗和回波損耗要放在同等重要的位置看。特別是回波損耗要重點關注 TDR時域反射曲線上的阻抗突變點。常見的突變來源包括Bump 與走線的連接處、走線寬度變化處、過孔 stub、以及中介層與基板的過渡區(qū)。2.3 串擾在短通道中的特殊表現(xiàn)串擾在長通道里通常表現(xiàn)為遠端串擾FEXT因為信號有足夠的時間耦合到相鄰走線上。但在 UCIe 這種短通道里近端串擾NEXT反而更值得關注。原因是短通道的傳播延遲小近端串擾還沒衰減完信號就已經(jīng)到達接收端了。更麻煩的是UCIe 的走線密度極高。為了在有限的中介層面積上塞下幾百根信號線走線間距往往被壓到最小設計規(guī)則。這時候相鄰走線之間的容性耦合和感性耦合都會顯著增強。我實測過一組數(shù)據(jù)當走線間距從 2 倍線寬壓縮到 1 倍線寬時串擾幅度增加了將近 3 倍。應對串擾的手段無非幾種加大間距但面積不允許、加屏蔽地線但會減少有效信號密度、采用差分信號UCIe 本身就支持、或者在編碼層面做處理。實際項目中通常是組合使用。我的經(jīng)驗是在布線資源允許的情況下每隔 4 到 6 根信號線插入一根地線能把串擾控制在可接受范圍內(nèi)。3. 通道建模從疊層參數(shù)到 S 參數(shù)模型3.1 中介層疊層設計的關鍵取舍中介層的疊層設計是電氣層分析的起點。它決定了走線的特征阻抗、傳播速度、損耗特性。UCIe 通常要求單端阻抗 50 歐姆或差分阻抗 100 歐姆但這個“要求”在不同疊層結(jié)構(gòu)下實現(xiàn)起來的難度完全不同。常見的硅中介層疊層結(jié)構(gòu)包括頂層二氧化硅、金屬層通常是銅、層間介質(zhì)、硅襯底。金屬層的厚度和介質(zhì)的介電常數(shù)直接影響損耗。銅厚越大導體損耗越小但制造難度和成本越高。介電常數(shù)越低傳播延遲越小但低介電常數(shù)材料往往機械強度差良率會受影響。我一般會先做一個參數(shù)掃描固定走線寬度改變介質(zhì)厚度看阻抗怎么變固定介質(zhì)厚度改變走線寬度看損耗怎么變。這個過程用二維場求解器就能完成不需要上三維電磁仿真。掃描的目的是找到一組“阻抗達標且損耗可接受”的幾何參數(shù)組合作為后續(xù)詳細設計的基準。3.2 用二維場求解器快速提取 RLGC 參數(shù)對于 UCIe 這種準 TEM 傳輸線結(jié)構(gòu)二維場求解器提取 RLGC 參數(shù)是性價比最高的方法。三維全波仿真雖然精度更高但計算量大、迭代慢不適合在早期設計階段頻繁使用。提取 RLGC 的步驟大致如下先定義橫截面結(jié)構(gòu)包括導體形狀、介質(zhì)層、邊界條件然后設置求解頻率范圍UCIe 的基頻通常在 4 到 16 GHz 之間但為了捕捉高頻諧波建議掃到 40 GHz 以上最后運行求解器得到單位長度的電阻 R、電感 L、電導 G、電容 C。拿到 RLGC 之后可以用傳輸線理論算出特征阻抗和傳播常數(shù)。特征阻抗 Z0 sqrt((R jωL)/(G jωC))傳播常數(shù) γ sqrt((R jωL)(G jωC))。這兩個參數(shù)是后續(xù) S 參數(shù)建模的基礎。提示二維場求解器假設結(jié)構(gòu)在傳播方向上是均勻的。如果你的走線有寬度變化、拐角、過孔這些不連續(xù)點需要單獨建?；蛘哂萌S仿真補充。我的做法是均勻段用二維提取不連續(xù)段用三維提取然后在電路仿真器里拼接。3.3 把 S 參數(shù)模型拼成完整通道單個走線段的 S 參數(shù)模型拿到之后下一步是把它們拼成完整的通道。UCIe 通道通常包括發(fā)送端 Bump、中介層走線、接收端 Bump可能還有過孔和拐角。拼接的方法有兩種一種是級聯(lián) S 參數(shù)用 ABCD 矩陣或者 T 矩陣做轉(zhuǎn)換另一種是直接在電路仿真器里用傳輸線模型和集總元件搭建。前者適合頻域分析后者適合時域分析。我通常會在頻域先做級聯(lián)快速看一下整個通道的插入損耗和回波損耗曲線。如果發(fā)現(xiàn)某個頻段有諧振或者凹陷就回到對應的子結(jié)構(gòu)去排查。確認頻域沒問題之后再轉(zhuǎn)到時域做眼圖仿真。這里有個容易忽略的點Bump 的建模。Bump 的尺寸通常在幾十微米量級看起來很小但它的電容效應在高頻下不可忽略。一個典型的銅柱 Bump等效電容可能在 20 到 50 fF 之間。這個電容會和走線電感形成 LC 諧振在特定頻率上造成信號衰減。我一般會把 Bump 建模成一個串聯(lián)電感和并聯(lián)電容的組合參數(shù)從三維仿真或者實測中提取。4. 仿真驗證眼圖、浴盆曲線與誤碼率4.1 眼圖仿真中容易被忽略的激勵設置眼圖仿真的結(jié)果很大程度上取決于激勵信號的設置。很多人直接用理想 PRBS 碼型加一個上升時間就跑了這樣得到的眼圖會過于樂觀。UCIe 的實際發(fā)送信號有幾個特點第一它用的是 NRZ 編碼但可能帶有預加重或去加重第二發(fā)送端的抖動Jitter不可忽略包括隨機抖動和確定性抖動第三發(fā)送端的輸出阻抗不是理想的 50 歐姆會有失配。我的做法是在仿真中注入發(fā)送端抖動隨機抖動用高斯分布確定性抖動用正弦或者周期性的分量。預加重參數(shù)按照 UCIe 規(guī)范里的推薦值設置但要根據(jù)實際通道損耗做微調(diào)。輸出阻抗用實測或者三維仿真提取的值不要用理想值。眼圖仿真跑完之后不要只看眼高和眼寬。要同時看眼圖的上升沿和下降沿是否對稱交叉點是否在 50% 附近以及眼圖頂部和底部是否有明顯的噪聲或者振鈴。這些細節(jié)往往能揭示通道中的阻抗不連續(xù)或者串擾問題。4.2 浴盆曲線的統(tǒng)計意義與采樣點選擇浴盆曲線Bathtub Curve是評估鏈路誤碼率性能的重要工具。它通過掃描采樣相位統(tǒng)計每個相位下的誤碼率最終給出在目標誤碼率比如 1E-15下的時序裕量。做浴盆曲線仿真時采樣點的選擇很關鍵。采樣點太少曲線擬合不準采樣點太多仿真時間爆炸。我一般會在眼圖中心附近加密采樣在遠離中心的地方稀疏采樣。具體來說在眼圖中心 ±0.2 UI 范圍內(nèi)每 0.02 UI 采一個點在 ±0.2 到 ±0.5 UI 范圍內(nèi)每 0.05 UI 采一個點。另一個關鍵是誤碼率的統(tǒng)計置信度。要準確評估 1E-15 的誤碼率理論上需要跑 1E15 個比特這顯然不現(xiàn)實。實際做法是用外推法先跑一個較高的誤碼率比如 1E-8然后用雙指數(shù)或者高斯擬合外推到低誤碼率。外推的準確性取決于擬合模型是否合理我通常會同時用兩種模型擬合對比結(jié)果是否一致。4.3 從仿真到實測的偏差修正仿真和實測之間有偏差是常態(tài)。偏差的來源包括模型簡化、材料參數(shù)不準確、制造公差、測試夾具的影響。關鍵是要知道偏差有多大以及怎么修正。我一般會在項目早期就做一個測試芯片Test Chip專門用來驗證電氣層模型。測試芯片上會放幾種不同幾何參數(shù)的走線以及對應的測試結(jié)構(gòu)。實測的時候用探針臺或者高頻連接器接入測 S 參數(shù)和眼圖。拿到實測數(shù)據(jù)后和仿真結(jié)果對比。如果偏差在可接受范圍內(nèi)比如插入損耗偏差小于 1 dB就直接用仿真模型繼續(xù)做設計。如果偏差較大就要回頭修正模型參數(shù)。常見的修正包括調(diào)整介質(zhì)的損耗角正切、修正導體的表面粗糙度系數(shù)、以及補償測試夾具的寄生效應。注意測試夾具的去嵌入De-embedding是個技術(shù)活。夾具的寄生參數(shù)如果不去掉會嚴重污染實測結(jié)果。我通常會用 TRLThrough-Reflect-Line校準方法或者用夾具的 S 參數(shù)模型做級聯(lián)去嵌入。5. 精簡流程的實操要點從兩周壓縮到三天5.1 建立可復用的參數(shù)化模板電氣層分析最耗時的部分往往不是仿真本身而是建模和設置。每次改一個參數(shù)就要重新畫結(jié)構(gòu)、重新設邊界條件、重新跑仿真效率極低。我的做法是建立參數(shù)化模板。用腳本把疊層結(jié)構(gòu)、走線幾何、材料參數(shù)都寫成變量改參數(shù)的時候只需要改變量值結(jié)構(gòu)自動更新。常用的工具比如 Python 配合場求解器的 API或者直接用仿真軟件自帶的參數(shù)化功能。模板建好之后做參數(shù)掃描就是改幾個數(shù)字的事。我通常會掃三組參數(shù)走線寬度、介質(zhì)厚度、走線間距。每組掃 5 到 7 個值總共跑幾十個仿真。這些仿真可以并行跑一個晚上就能出結(jié)果。第二天分析數(shù)據(jù)找到最優(yōu)組合直接進入詳細設計。5.2 用 DOE 方法減少仿真次數(shù)如果參數(shù)維度更多比如同時考慮走線寬度、間距、介質(zhì)厚度、銅厚、以及三種材料的介電常數(shù)全因子掃描的仿真次數(shù)會爆炸。這時候需要用實驗設計DOE方法。我常用的是拉丁超立方采樣LHS或者正交數(shù)組。LHS 能在較少的樣本數(shù)下覆蓋整個參數(shù)空間適合初步篩選。正交數(shù)組則適合分析各參數(shù)的敏感度找出對性能影響最大的那幾個參數(shù)。舉個例子假設有 5 個參數(shù)每個參數(shù) 3 個水平全因子需要 3^5 243 次仿真。用 LHS 采樣 30 次就能得到大致趨勢。然后用正交數(shù)組設計 18 次仿真就能分析出主效應和部分交互效應。總共不到 50 次仿真比 243 次少了一個數(shù)量級。5.3 自動化后處理與報告生成仿真跑完之后后處理也是個耗時環(huán)節(jié)。手動整理數(shù)據(jù)、畫圖、寫報告一天時間就沒了。我習慣用腳本做自動化后處理。具體來說用 Python 讀取仿真輸出的 Touchstone 文件或者 CSV 數(shù)據(jù)自動計算插入損耗、回波損耗、眼高、眼寬、浴盆曲線裕量等指標。然后用 Matplotlib 或者 Plotly 畫圖最后用 Jinja2 模板生成 HTML 或者 PDF 報告。這套流程建好之后從仿真完成到報告生成只需要幾分鐘。而且報告格式統(tǒng)一方便對比不同方案的結(jié)果。我現(xiàn)在的習慣是仿真跑完腳本一跑報告自動發(fā)到項目群里大家直接看結(jié)果討論效率提升非常明顯。6. 踩過的坑與實測經(jīng)驗6.1 過孔 stub 引起的諧振一個真實案例有一次做中介層設計走線本身的插入損耗和回波損耗都很漂亮但眼圖就是閉合。排查了很久最后發(fā)現(xiàn)是過孔 stub 引起的。那個過孔是從頂層走線連接到中間層然后從中間層再連接到 Bump。過孔在中間層以下的部分形成了 stub長度大約 200 微米。這個 stub 在 28 GHz 附近產(chǎn)生了四分之一波長諧振正好落在 UCIe 高速模式的諧波頻段內(nèi)。諧振導致該頻段信號被嚴重吸收眼圖自然就塌了。解決辦法有兩種一是用背鉆Back Drilling把 stub 去掉但中介層工藝不一定支持二是調(diào)整過孔設計把 stub 長度縮短到諧振頻率移出關注頻段。我們最后選擇了第二種方案把過孔從中間層連接到 Bump 的位置改到更靠近頂層stub 長度縮短到 80 微米諧振頻率移到了 70 GHz 以上問題解決。這個案例的教訓是不要只盯著走線過孔、Bump、拐角這些不連續(xù)點都要單獨建模和驗證。6.2 材料參數(shù)不準導致的仿真偏差還有一次仿真結(jié)果顯示通道損耗完全達標但實測發(fā)現(xiàn)高頻段損耗比仿真高了 3 dB。排查后發(fā)現(xiàn)是中介層材料的損耗角正切Df參數(shù)不準。供應商提供的 Df 是在 1 GHz 下測的但 UCIe 的工作頻率在 4 到 16 GHz甚至更高。很多材料的 Df 會隨頻率變化高頻下 Df 可能比低頻下高 50% 甚至更多。用低頻 Df 做高頻仿真結(jié)果自然偏樂觀。解決辦法是向供應商索要寬頻帶的材料參數(shù)或者自己用諧振腔法、傳輸線法測一組寬頻帶 Df 數(shù)據(jù)。如果實在拿不到就在仿真中把 Df 設一個保守值比如供應商給的值乘以 1.5留足裕量。6.3 測試夾具去嵌入不干凈的后遺癥測試夾具的去嵌入如果做不干凈實測結(jié)果會嚴重失真。我見過一個案例夾具的寄生電容沒有完全去掉導致實測的回波損耗比真實值差了 6 dB。工程師拿著這個數(shù)據(jù)去調(diào)設計越調(diào)越偏。去嵌入的方法有很多種TRL 是最常用也最可靠的一種。但 TRL 需要制作專門的校準件而且校準件的設計要跟夾具匹配。如果校準件設計不好去嵌入的效果也會打折扣。我的經(jīng)驗是如果條件允許盡量用探針臺直接測裸片避免夾具的影響。如果必須用夾具一定要做 TRL 校準并且用已知的標準件驗證去嵌入的準確性。驗證方法很簡單測一個已知特性的傳輸線看去嵌入后的結(jié)果和理論值是否一致。7. 把電氣層分析前置到架構(gòu)階段做了這么多項目我最大的體會是電氣層分析不能等到封裝設計完成之后才開始那樣太被動了。最好在架構(gòu)階段就介入用粗略的通道模型評估不同方案的可行性。比如架構(gòu)師在決定用幾顆 Chiplet、怎么排布、用什么封裝類型的時候電氣層工程師就應該參與。用簡單的通道預算工具快速估算不同方案的損耗和串擾水平。如果某個方案的通道損耗明顯超標就提前調(diào)整而不是等到詳細設計階段再返工。這種前置分析不需要很精確用經(jīng)驗公式或者簡化的傳輸線模型就夠了。關鍵是快速給出“可行”或“不可行”的判斷以及“如果要做需要滿足什么條件”的建議。這樣架構(gòu)師在做決策時就有電氣層的約束作為參考避免后期出現(xiàn)無法收斂的情況。我現(xiàn)在的工作習慣是項目啟動會上電氣層分析的報告就已經(jīng)準備好了。里面包括不同封裝方案的通道損耗對比、串擾風險評估、以及推薦的疊層和布線規(guī)則。這樣后續(xù)的設計工作就有據(jù)可依效率高很多。這套精簡流程的核心思路就是把能自動化的都自動化把能前置的都前置把能復用的都復用。電氣層分析本身并不神秘關鍵是流程要順工具要趁手經(jīng)驗要積累。希望這些內(nèi)容對正在做 UCIe Chiplet 集成的朋友有所幫助。