字鬧鐘設(shè)計：分頻、計數(shù)回卷與時鐘使能避坑)
簡介面向FPGA與EDA初學者、數(shù)字系統(tǒng)設(shè)計課程學習者及需要完成綜合實驗的讀者這份資料圍繞基于FPGA的鬧鐘系統(tǒng)展開重點解決用VHDL完成計時、校時與定時提醒等模塊化設(shè)計的問題。包內(nèi)共1個doc文件壓縮包約2.71MB以完整設(shè)計文檔為主體涵蓋EDA與FPGA基礎(chǔ)、VHDL開發(fā)流程、時間存儲、計時、鬧鐘設(shè)置、比較器、顯示與用戶交互等模塊劃分并給出Quartus仿真綜合、GW48開發(fā)板下載測試的實現(xiàn)思路。已有832人學習可作為課程設(shè)計、實驗報告或項目原型的參考幫助讀者理順從需求分析、系統(tǒng)劃分到VHDL建模與驗證的路徑理解分頻、計數(shù)、比較等數(shù)字邏輯的組織方式并對照開發(fā)流程排查仿真與板級測試中的常見問題。1. 把 48MHz 晶振變成“時:分:秒”一條被反復分頻的脈沖鏈把一塊 FPGA 板子上的 48MHz 晶振變成數(shù)碼管上一位一位往前爬的時間顯示中間隔著的其實是一條被反復分頻、逐級進位、層層回卷的脈沖鏈真正需要理解的東西比代碼行數(shù)多得多。很多人第一次做基于 FPGA 的數(shù)字鬧鐘系統(tǒng)設(shè)計注意力全放在 VHDL 語法上結(jié)果仿真波形漂亮得不像話下載到板子卻一動不動——問題往往不在語法而在“哪一級脈沖驅(qū)動哪一級觸發(fā)器”這個最樸素的機制上。一個數(shù)字鬧鐘的全部復雜度說穿了就是把高頻振蕩逐級降頻、把十進制位做成模 10 和模 6 的回卷、再在某個時刻和一組預設(shè)值做一次相等比較。搞懂這條鏈任何計數(shù)器邏輯在你眼里都會變得眼熟。2. 秒計數(shù)的十進制約束十位為什么寫成「計到 6 立刻清零」秒模塊是整個系統(tǒng)的節(jié)拍源它的輸出不只是兩個數(shù)字還有一個進位脈沖。這個脈沖的寬度、產(chǎn)生的時刻、以及它由哪種賦值方式產(chǎn)生直接決定后面分和時能不能正確接住。2.1 變量與信號賦值生效的時機決定了你判「當前值」還是「下一個值」VHDL 里最容易讓人翻車的一對概念就是變量variable和信號signal。變量用:賦值在進程內(nèi)立即生效下一行讀到的就是新值信號用賦值要等進程掛起執(zhí)行到進程末尾或遇到 wait之后才統(tǒng)一更新而且在同一個進程里對同一個信號賦值多次只有最后一次有效。這聽起來像是語言細節(jié)但它直接決定你在寫回卷判斷時該填哪個數(shù)字。載體賦值符號生效時機同一進程內(nèi)讀到的是回卷判定應(yīng)寫變量:立即生效自增之后的新值下一個值如0110信號進程掛起后統(tǒng)一更新自增之前的舊值當前值如0101這條規(guī)則解釋了一個很奇怪的現(xiàn)象同一份設(shè)計文檔里秒模塊判的是M20110分模塊判的是M20101加M11001兩處寫法不一致卻都能跑出正確結(jié)果。原因不是誰寫錯了而是前者用了變量、后者用了信號。抄代碼的人如果只抄判斷條件不抄載體就會得到一個十位顯示 6 的秒表或者一個永遠不進位的分鐘。2.2 秒模塊源碼逐層拆解個位進位、十位回卷、進位脈沖先把原始結(jié)構(gòu)完整擺出來再逐段說它為什么這么寫LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MIAO IS PORT( CLR, CLK : IN STD_LOGIC; S1, S2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -- 秒個位 / 秒十位 CNT : OUT STD_LOGIC -- 進位脈沖送給分模塊 ); END ENTITY; ARCHITECTURE BEHAV OF MIAO IS BEGIN PROCESS(CLR, CLK) VARIABLE M1, M2 : STD_LOGIC_VECTOR(3 DOWNTO 0); -- 個位 / 十位 BEGIN IF CLR 1 THEN -- 異步復位優(yōu)先級最高 M1 : 0000; M2 : 0000; CNT 0; ELSIF CLKEVENT AND CLK 1 THEN -- 上升沿 IF M1 1001 THEN M1 : M1 1; -- 個位 0~9 正常累加 ELSE M1 : 0000; M2 : M2 1; -- 個位滿 10回零并向十位進位 END IF; IF M2 0110 THEN -- 十位撞上 6 才回卷 M2 : 0000; CNT 1; ELSE CNT 0; END IF; END IF; S1 M1; S2 M2; -- 變量搬到輸出端口 END PROCESS; END ARCHITECTURE;第一段是復位。CLR寫在時鐘沿判斷之前構(gòu)成異步復位只要CLR為高M1、M2、CNT立刻歸零不等時鐘沿。這在開發(fā)板上很實用按下復位鍵立刻見效果代價是復位釋放的那一刻如果正好壓在時鐘沿附近觸發(fā)器可能進入亞穩(wěn)態(tài)工程上通常還要加一個復位同步器。第二段是個位計數(shù)。M1 1001等價于“小于 9”成立就加一不成立就清零點亮十位進位。注意比較用的是無符號比較所以STD_LOGIC_UNSIGNED這個庫不能省否則和都沒有定義。第三段是十位回卷也是全篇最值得琢磨的地方。因為M2是變量上面的M2 : M2 1已經(jīng)立即生效所以這里讀到的M2是“自增之后”的值。十位從 5 進位到 6 的那一拍M2等于0110條件成立立刻被清回0000同時把CNT拉高。下一個時鐘沿M2已經(jīng)是 0條件不成立CNT又拉低。所以CNT是一個寬度正好一個時鐘周期的單脈沖。這個寬度很關(guān)鍵。如果下游分模塊用同一個CLK采樣CNT一拍足夠如果下游用的是另一個時鐘比如某個分頻出來的信號這個單周期脈沖很可能被整拍漏掉表現(xiàn)出來就是“分鐘偶爾不走”。這是踩坑率極高的一處后面第 5 章還會展開。再看為什么整個設(shè)計堅持用 BCD 碼而不是二進制計數(shù)。假設(shè)內(nèi)部用 0 到 86399 的二進制計數(shù)結(jié)構(gòu)上確實省觸發(fā)器——17 位就夠而 BCD 要 6 組 4 位共 24 位。但顯示時得把二進制轉(zhuǎn)成十進制取模和除法在 FPGA 上要么靠長除法流水線要么靠 DSP 硬核代價遠高于多出來的 7 個觸發(fā)器。BCD 把“十進制”編碼進狀態(tài)本身每一位只做一次“是否到 9”的比較邏輯淺、扇入小、綜合結(jié)果容易預估。這是典型的設(shè)計取舍拿資源換邏輯深度。提示CNT用的是信號賦值判斷用的是變量這兩者混用在同一個進程里是刻意為之。把CNT改成變量會讓它在進程內(nèi)立即生效后續(xù)判斷邏輯就會讀到新值脈沖寬度隨之改變。2.3 1Hz 從哪里來分頻器的參數(shù)怎么算秒模塊每來一個上升沿加一意味著它的CLK必須是一秒一個上升沿。板載晶振通常是幾十兆赫茲中間必須有分頻。最常見的寫法是“計滿半個周期翻轉(zhuǎn)一次”保證 50% 占空比-- 48 MHz 分頻到 1 Hz SIGNAL DIV_CNT : INTEGER RANGE 0 TO 24_000_000 : 0; SIGNAL CLK_1HZ : STD_LOGIC : 0; PROCESS(CLK_48M, CLR) BEGIN IF CLR 1 THEN DIV_CNT 0; CLK_1HZ 0; ELSIF RISING_EDGE(CLK_48M) THEN IF DIV_CNT 24_000_000 - 1 THEN -- 半周期計滿 DIV_CNT 0; CLK_1HZ NOT CLK_1HZ; -- 翻轉(zhuǎn)一個完整周期 2 秒? 見下 ELSE DIV_CNT DIV_CNT 1; END IF; END IF; END PROCESS;參數(shù)要算清楚48MHz 下要讓輸出一秒翻轉(zhuǎn)兩次即輸出周期 1 秒半個周期是 0.5 秒需要計 24,000,000 個主時鐘。所以計數(shù)值上限取 24,000,000 減一計滿清零并翻轉(zhuǎn)。INTEGER RANGE 0 TO 24_000_000綜合后大約占 25 位觸發(fā)器因為 2 的 25 次方是 33,554,432剛好裝得下。如果板子是 50MHz這個上限就要改成 25,000,000改錯一位整塊表就走快或走慢而且仿真時看不出來——仿真里你給的時鐘周期是多少它就按多少走只有上板才對得上真實晶振。3. 分與時的計數(shù)通道同一個計數(shù)器為什么需要兩套寄存器分模塊是全篇結(jié)構(gòu)最復雜的一處。它不像秒模塊那樣只做一件事而是要同時承擔“正常走時”和“被用戶手動設(shè)置”兩個職責這兩件事的驅(qū)動源完全不同一個來自秒進位一個來自按鍵。3.1 兩套寄存器的分工一套負責「設(shè)」一套負責「走」原始代碼里出現(xiàn)了四個四位寬的寄存器M1、M2、Q1、Q2。這不是冗余而是把兩條數(shù)據(jù)通路徹底分開Q1/Q2是設(shè)置通道的暫存M1/M2是計時通道的現(xiàn)行值。ENTITY FEN IS PORT( CLR, CLK, LOAD, EN : IN STD_LOGIC; -- EN 高電平時處于設(shè)置態(tài) S1, S2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CNT : OUT STD_LOGIC ); END ENTITY; ARCHITECTURE BEHAV OF FEN IS SIGNAL M1, M2, Q1, Q2 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN -- 進程一設(shè)置通道由 LOAD 的上升沿推動 Q1/Q2 PROCESS(EN, CLR, LOAD) BEGIN IF CLR 1 THEN Q1 0000; Q2 0000; ELSIF EN 1 THEN IF LOADEVENT AND LOAD 1 THEN IF Q1 1001 THEN Q1 Q1 1; ELSE Q1 0000; Q2 Q2 1; END IF; IF Q1 1001 AND Q2 0101 THEN -- 59 之后回到 00 Q1 0000; Q2 0000; END IF; END IF; END IF; END PROCESS; -- 進程二計時通道正常走時或跟隨設(shè)定值 PROCESS(CLR, LOAD, EN, CLK) BEGIN IF CLR 1 THEN M1 0000; M2 0000; ELSIF EN 1 THEN M1 Q1; M2 Q2; -- 設(shè)置態(tài)下現(xiàn)行值跟隨設(shè)定值 ELSIF CLKEVENT AND CLK 1 THEN IF M1 1001 THEN M1 M1 1; ELSE M1 0000; M2 M2 1; END IF; IF M2 0101 AND M1 1001 THEN -- 判的是舊值 M2 0000; CNT 1; ELSE CNT 0; END IF; END IF; END PROCESS; END ARCHITECTURE;進程一的門控是EN 1也就是“只有處于設(shè)置態(tài)按鍵才有效”。按下SET_M鍵LOAD來一個上升沿Q1加一Q1到 9 再按一次Q1歸零、Q2加一。在Q1已經(jīng)是 9、Q2已經(jīng)是 5 的狀態(tài)下再按一次Q1先歸零、Q2加到 6然后第二個條件用舊值判定成立Q2被重新賦成0000。于是 59 分之后按鍵會繞回 00 分不會出現(xiàn) 60 分這種非法狀態(tài)。進程二的ELSIF EN 1分支意味著設(shè)置態(tài)下現(xiàn)行時間直接等于設(shè)定值。用戶按一下鍵屏幕上跳一下所見即所設(shè)不需要“確認”這一層中間態(tài)。但這里的優(yōu)先級也帶來一個副作用——EN 1時時鐘沿那一路被完全屏蔽分和時停止走動。設(shè)置花多久時間就凍結(jié)多久秒模塊卻還在自顧自地跑。退出設(shè)置后分的值突然被跳到新值秒?yún)s還是原來那個秒中間那段進位就丟了。這個瑕疵在演示里看不出來實際用起來會覺得“每次調(diào)完時間都慢了十幾秒”。3.2 59 到 00 的進位信號延遲更新與后賦值覆蓋怎么互相配合IF M2 0101 AND M1 1001這一行第一次讀會覺得有問題上面的ELSE分支里明明已經(jīng)寫了M1 0000怎么下面還判M1 1001答案在于信號賦值的兩條語義同時起了作用。第一條是延遲更新M1 0000之后進程內(nèi)讀M1讀到的仍然是上一拍的值1001所以條件里的M1 1001成立判斷的是“進位前”的狀態(tài)這正是我們想要的。第二條是后賦值覆蓋M2 M2 1讓M2排進了更新隊列緊接著M2 0000又排了一次進程掛起時只有最后一次生效所以M2最終是0000而不是 6。兩條語義缺一不可。假如 VHDL 的信號是立即更新的那么M1在這一行已經(jīng)是 0條件永遠不成立59 分之后會跳成 60 分假如一個進程內(nèi)對同一信號的多次賦值是“先到先得”M2就會變成 6。這兩種假設(shè)都會導致同一個癥狀分鐘顯示越界。所以這一行不是隨手寫的它精確地踩在兩個語言特性的交叉點上。和秒模塊對照就更有意思了。秒模塊用變量所以必須判“下一個值”0110分模塊用信號所以必須判“當前值”0101。同一個功能兩種載體兩套判斷數(shù)字全都正確。血淚經(jīng)驗就在這抄代碼的時候判斷條件和載體是一體的拆開抄必翻車。3.3 小時的模 24 邊界十位和個位不能各自為政小時模塊原始文檔沒有給出完整源碼但結(jié)構(gòu)上和分模塊同構(gòu)只是回卷條件從 60 變成 24。這里最容易寫錯的地方是很多人只處理個位的 9 到 0忘了十位最大值是 2 而不是 5。-- 小時計時通道M1 個位、M2 十位 IF M1 1001 THEN M1 M1 1; ELSE M1 0000; M2 M2 1; END IF; IF M2 0010 AND M1 0011 THEN -- 23 點的下一拍回到 00 M1 0000; M2 0000; ELSIF M2 0011 THEN -- 兜底十位不允許出現(xiàn) 3 M2 0000; END IF;第一個條件處理 23 到 00 的正?；鼐碛玫氖桥f值判斷和分模塊一致。第二個ELSIF是兜底如果因為某種原因M2變成了 3比如復位不徹底、或者從設(shè)置通道灌進來一個非法值這里會把它拉回 0避免顯示出一個不存在的“3x 點”。這種防御性寫法在計數(shù)器里很常見代價只是一個額外比較器收益是系統(tǒng)不會卡在非法狀態(tài)里出不來。4. 從按鍵到時間按下 SET_M 到底觸發(fā)了什么按鍵是這套系統(tǒng)里唯一的異步輸入也是最不聽話的部分。它在物理上是彈簧片接觸在電氣上是一串抖動的方波在邏輯上卻必須表現(xiàn)為“一次干凈的動作”。4.1 三個按鍵拼出的隱式狀態(tài)機原始設(shè)計沒有畫顯式的狀態(tài)機而是用幾個使能信號拼出了一臺隱式狀態(tài)機SET_CLOCK控制“是否處于設(shè)置時間態(tài)”SET_DINGS控制“是否處于設(shè)置鬧鐘態(tài)”DISPLAY_EN控制“屏幕上看的是時間還是鬧鐘”。三根線組合出四種界面狀態(tài)。最省資源的實現(xiàn)是用一位 toggle 寄存器-- SET_CLOCK 每按一次切換一次設(shè)置態(tài) PROCESS(CLK_1K, CLR) BEGIN IF CLR 1 THEN EN_SET_TIME 0; ELSIF RISING_EDGE(CLK_1K) THEN IF SET_CLOCK_PULSE 1 THEN EN_SET_TIME NOT EN_SET_TIME; -- 奇數(shù)次進入偶數(shù)次退出 END IF; END IF; END PROCESS;一個 toggle 位的好處是邏輯極省一個觸發(fā)器解決問題壞處是它對脈沖的完整性極度敏感。如果抖動讓一次按鍵產(chǎn)生兩個脈沖toggle 位翻轉(zhuǎn)兩次狀態(tài)就錯位了——用戶按了一下屏幕沒進設(shè)置再按一下才進去用起來像“按鍵不靈”。這就是為什么消抖不是可選項。DISPLAY_EN同理它只在非設(shè)置態(tài)下才允許切換顯示內(nèi)容否則用戶正在調(diào)鬧鐘卻被切到時間界面設(shè)了一半的值就丟了。原文把“顯示切換”和“設(shè)置進入”分成兩個鍵本身就是在回避這個沖突。4.2 消抖與兩級同步異步按鍵進時序邏輯前必須做的兩件事機械按鍵的抖動時間通常在 5 到 20 毫秒之間。做法是拿一個 1kHz 的采樣時鐘周期 1 毫秒連續(xù) 20 次采到相同的電平才認賬-- 20 ms 消抖 兩級同步 上升沿提取 PROCESS(CLK_1K, CLR) VARIABLE CNT_DB : INTEGER RANGE 0 TO 19 : 0; BEGIN IF CLR 1 THEN KEY_SYNC 0; KEY_STABLE 0; CNT_DB : 0; ELSIF RISING_EDGE(CLK_1K) THEN KEY_SYNC KEY_IN; -- 第一級把異步信號拉進本時鐘域 IF KEY_SYNC / KEY_STABLE THEN -- 與穩(wěn)定值不同開始計時 IF CNT_DB 19 THEN KEY_STABLE KEY_SYNC; -- 連續(xù) 20 ms 一致承認新電平 CNT_DB : 0; ELSE CNT_DB : CNT_DB 1; END IF; ELSE CNT_DB : 0; -- 中途抖回去重新計時 END IF; END IF; END PROCESS; KEY_PULSE KEY_STABLE AND NOT KEY_STABLE_D; -- 上升沿 - 單周期脈沖KEY_SYNC這一級同步不能省。按鍵相對采樣時鐘是隨機相位的異步信號如果直接送進觸發(fā)器在建立保持時間窗口內(nèi)變化就會產(chǎn)生亞穩(wěn)態(tài)輸出既不是 0 也不是 1持續(xù)時間不確定。打一拍之后第二級采到的概率已經(jīng)極小代價只是一個觸發(fā)器。CNT_DB用變量而不是信號是因為它只在進程內(nèi)做計數(shù)不需要對外可見用變量省掉一組觸發(fā)器綜合工具會把它推斷成組合邏輯加寄存器行為更直觀。4.3 鬧鐘比較與顯示切換相等條件為什么要掛一個「秒00」的限定比較邏輯本身很簡單小時的十位個位、分的十位個位全部相等就認為命中。但如果只比較時分這個相等條件在整個一分鐘內(nèi)都為真。ALARM_EQ 1 WHEN (H1 AH1) AND (H2 AH2) AND (M1 AM1) AND (M2 AM2) ELSE 0; PROCESS(CLK_1HZ, CLR) BEGIN IF CLR 1 THEN RING_EN 0; ELSIF RISING_EDGE(CLK_1HZ) THEN IF ALARM_EQ 1 AND S1 0000 AND S2 0000 AND ALARM_ON 1 THEN RING_EN 1; -- 只在整分那一拍鎖存 ELSIF RING_TIMEOUT 1 OR RING_STOP 1 THEN RING_EN 0; -- 超時或手動關(guān)閉 END IF; END IF; END PROCESS;如果把這個比較結(jié)果直接接到蜂鳴器命中那一分鐘里它會一直響如果只在時鐘沿觸發(fā)卻不加鎖存它會在那一分鐘里的每個時鐘沿反復觸發(fā)永遠停不下來。加“秒等于 00”的限定加鎖存把它壓縮成一個一次性的邊沿事件再配一個超時計數(shù)器比如 60 秒自動關(guān)掉才是可用的行為。還有一個容易被忽略的細節(jié)RING_EN打開之后真正驅(qū)動蜂鳴器的不能是 1Hz 方波那聽起來是一秒一響的“滴…滴…”不是鬧鈴。常見的做法是另外起一個 2kHz 左右的分頻器做音源用RING_EN去門控它得到的是連續(xù)的“嘀——”聲。門控寫錯成直接賦值蜂鳴器要么不響要么一直響這是第 5 章里的一條現(xiàn)場記錄。顯示通路的切換放在數(shù)據(jù)前面比放在段碼后面省資源-- 4 路二選一放在掃描之前 DISP_H2 AH2 WHEN DISPLAY_EN 1 ELSE H2; DISP_H1 AH1 WHEN DISPLAY_EN 1 ELSE H1; DISP_M2 AM2 WHEN DISPLAY_EN 1 ELSE M2; DISP_M1 AM1 WHEN DISPLAY_EN 1 ELSE M1;一組四位選擇器乘四次比在段碼輸出端做八路選擇便宜得多。數(shù)碼管本身是動態(tài)掃描的1kHz 節(jié)拍輪流點亮四位刷新率 250Hz人眼完全看不出閃爍。5. 避坑與排查仿真通過、下載到板子卻翻車的五個現(xiàn)場仿真和上板之間隔著一整個物理世界布線延遲、時鐘偏斜、按鍵抖動、器件電氣特性全都不在仿真模型里。5.1 時鐘與時序波形對、板子錯的兩類現(xiàn)場現(xiàn)象一仿真波形完全正確下載后數(shù)碼管數(shù)字長時間不變化偶爾跳一下。原因基本可以鎖定在分頻出來的 1Hz 信號上。它是由一個普通觸發(fā)器翻轉(zhuǎn)產(chǎn)生的如果綜合工具沒有把它分配到全局時鐘網(wǎng)絡(luò)而是當普通數(shù)據(jù)走線那么時鐘到達各個觸發(fā)器的延遲就不一致時鐘偏斜會把窄脈沖吃掉。1Hz 的周期有一秒偏斜幾十納秒聽起來不算什么但邊沿質(zhì)量差、上升沿緩慢觸發(fā)器采樣就可能落在不確定區(qū)。解決思路是改結(jié)構(gòu)而不是改參數(shù)不要用分頻出來的信號當時鐘改成一路主時鐘加時鐘使能脈沖。所有時序邏輯共用同一個時鐘域1Hz 只是一個寬度一拍的使能信號跨模塊傳遞天然安全綜合工具也不需要為衍生時鐘單獨寫約束?，F(xiàn)象二綜合報告里時序分析一片紅或者提示時鐘頻率遠低于預期。原因往往是分頻器把 25 位比較器掛在了時鐘路徑上工具為了滿足這個比較關(guān)系把大量邏輯塞進了時鐘樹。解決方法是把“計滿清零”改成“計滿翻轉(zhuǎn)”把比較結(jié)果轉(zhuǎn)成寄存器的使能條件同時給主時鐘加一條明確的周期約束讓工具按真實頻率優(yōu)化。5.2 輸入與顯示按鍵和數(shù)碼管最容易出問題的兩處現(xiàn)象三按一次SET_M分鐘一下跳三四個數(shù)。原因就是抖動被當成了多次上升沿。消抖邏輯缺失或者消抖窗口太短比如只連續(xù)采 3 次彈簧片在前幾毫秒的抖動全被計數(shù)了。按 4.2 的做法改成 20 毫秒窗口并且用CNT_DB中途翻轉(zhuǎn)就清零的策略跳數(shù)問題立刻消失?，F(xiàn)象四數(shù)碼管某一位偏暗或者相鄰位有重影。原因是位選信號和段碼在同一個時鐘沿更新但兩者經(jīng)過的組合邏輯深度不同到達數(shù)碼管的時間有先后切換瞬間舊段碼會在新位上亮一小會兒。解決方法是在位選之后打一拍再送段碼或者把位選和段碼都寄存輸出讓它們嚴格同沿更新。如果亮度不均還要檢查掃描頻率低于 50Hz 會看到閃高于幾 kHz 則每位點亮時間太短、亮度被拉低。5.3 邏輯與資源進位脈沖和設(shè)置模式留下的坑現(xiàn)象五鬧鈴只在某一瞬間“嘀”一下或者設(shè)置完時間后整體走慢十幾秒。前者的原因是把只有一拍寬的進位脈沖直接送去了蜂鳴器或者用另一個時鐘域去采樣它脈沖被整拍漏掉。進位脈沖只應(yīng)該做進位音源必須另起一個高頻分頻器。后者是 3.1 節(jié)提到的設(shè)計副作用EN 1期間時鐘通道被屏蔽秒模塊卻照跑退出設(shè)置時秒和分對不上。補救辦法有兩個——設(shè)置態(tài)下把秒模塊也一起凍結(jié)或者在退出設(shè)置的那一拍統(tǒng)一清秒。選哪個取決于你要的是“設(shè)置期間時間暫?！边€是“設(shè)置期間時間照走”前者實現(xiàn)簡單后者更符合真實手表的行為。6. 分頻時鐘與時鐘使能教學代碼和工程代碼的分岔口同一份鬧鐘用分頻時鐘直接當時鐘能跑用主時鐘加使能也能跑但從這里分出了兩條路。維度分頻信號直接當時鐘主時鐘 時鐘使能時鐘域數(shù)量秒、分、時、鬧鐘比較各一個全系統(tǒng)只有一個時序約束每個衍生時鐘都要單獨約束只約束主時鐘跨域傳遞單拍脈沖跨域容易丟同一域內(nèi)傳遞天然安全資源開銷無需使能判斷每級多一個使能條件換器件移植時鐘樹要重做改參數(shù)即可文檔里那套寫法在實驗箱上能跑是因為實驗箱的時鐘資源寬裕、邏輯規(guī)模小、頻率極低任何偏差都被一秒的周期淹沒了。一旦系統(tǒng)變大、時鐘變快、或者要移植到另一塊板子上衍生時鐘就會變成最難查的那類問題——它能仿真、能綜合、能下載只是偶爾錯一次像黑匣子一樣。從那以后我每次寫計數(shù)器都先問自己一句這個信號的邊沿是被當作時鐘用還是被當作數(shù)據(jù)用只要答案是后者就老老實實把它做成使能脈沖讓整塊板子只有一個時鐘域。這個習慣沒有讓我少寫過代碼但確實讓我少熬了很多夜。希望幫到你。本文還有配套的精品資源點擊獲取 FPGA數(shù)字鬧鐘設(shè)計：分頻、計數(shù)回卷與時鐘使能避坑
簡介面向FPGA與EDA初學者、數(shù)字系統(tǒng)設(shè)計課程學習者及需要完成綜合實驗的讀者這份資料圍繞基于FPGA的鬧鐘系統(tǒng)展開重點解決用VHDL完成計時、校時與定時提醒等模塊化設(shè)計的問題。包內(nèi)共1個doc文件壓縮包約2.71MB以完整設(shè)計文檔為主體涵蓋EDA與FPGA基礎(chǔ)、VHDL開發(fā)流程、時間存儲、計時、鬧鐘設(shè)置、比較器、顯示與用戶交互等模塊劃分并給出Quartus仿真綜合、GW48開發(fā)板下載測試的實現(xiàn)思路。已有832人學習可作為課程設(shè)計、實驗報告或項目原型的參考幫助讀者理順從需求分析、系統(tǒng)劃分到VHDL建模與驗證的路徑理解分頻、計數(shù)、比較等數(shù)字邏輯的組織方式并對照開發(fā)流程排查仿真與板級測試中的常見問題。1. 把 48MHz 晶振變成“時:分:秒”一條被反復分頻的脈沖鏈把一塊 FPGA 板子上的 48MHz 晶振變成數(shù)碼管上一位一位往前爬的時間顯示中間隔著的其實是一條被反復分頻、逐級進位、層層回卷的脈沖鏈真正需要理解的東西比代碼行數(shù)多得多。很多人第一次做基于 FPGA 的數(shù)字鬧鐘系統(tǒng)設(shè)計注意力全放在 VHDL 語法上結(jié)果仿真波形漂亮得不像話下載到板子卻一動不動——問題往往不在語法而在“哪一級脈沖驅(qū)動哪一級觸發(fā)器”這個最樸素的機制上。一個數(shù)字鬧鐘的全部復雜度說穿了就是把高頻振蕩逐級降頻、把十進制位做成模 10 和模 6 的回卷、再在某個時刻和一組預設(shè)值做一次相等比較。搞懂這條鏈任何計數(shù)器邏輯在你眼里都會變得眼熟。2. 秒計數(shù)的十進制約束十位為什么寫成「計到 6 立刻清零」秒模塊是整個系統(tǒng)的節(jié)拍源它的輸出不只是兩個數(shù)字還有一個進位脈沖。這個脈沖的寬度、產(chǎn)生的時刻、以及它由哪種賦值方式產(chǎn)生直接決定后面分和時能不能正確接住。2.1 變量與信號賦值生效的時機決定了你判「當前值」還是「下一個值」VHDL 里最容易讓人翻車的一對概念就是變量variable和信號signal。變量用:賦值在進程內(nèi)立即生效下一行讀到的就是新值信號用賦值要等進程掛起執(zhí)行到進程末尾或遇到 wait之后才統(tǒng)一更新而且在同一個進程里對同一個信號賦值多次只有最后一次有效。這聽起來像是語言細節(jié)但它直接決定你在寫回卷判斷時該填哪個數(shù)字。載體賦值符號生效時機同一進程內(nèi)讀到的是回卷判定應(yīng)寫變量:立即生效自增之后的新值下一個值如0110信號進程掛起后統(tǒng)一更新自增之前的舊值當前值如0101這條規(guī)則解釋了一個很奇怪的現(xiàn)象同一份設(shè)計文檔里秒模塊判的是M20110分模塊判的是M20101加M11001兩處寫法不一致卻都能跑出正確結(jié)果。原因不是誰寫錯了而是前者用了變量、后者用了信號。抄代碼的人如果只抄判斷條件不抄載體就會得到一個十位顯示 6 的秒表或者一個永遠不進位的分鐘。2.2 秒模塊源碼逐層拆解個位進位、十位回卷、進位脈沖先把原始結(jié)構(gòu)完整擺出來再逐段說它為什么這么寫LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MIAO IS PORT( CLR, CLK : IN STD_LOGIC; S1, S2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -- 秒個位 / 秒十位 CNT : OUT STD_LOGIC -- 進位脈沖送給分模塊 ); END ENTITY; ARCHITECTURE BEHAV OF MIAO IS BEGIN PROCESS(CLR, CLK) VARIABLE M1, M2 : STD_LOGIC_VECTOR(3 DOWNTO 0); -- 個位 / 十位 BEGIN IF CLR 1 THEN -- 異步復位優(yōu)先級最高 M1 : 0000; M2 : 0000; CNT 0; ELSIF CLKEVENT AND CLK 1 THEN -- 上升沿 IF M1 1001 THEN M1 : M1 1; -- 個位 0~9 正常累加 ELSE M1 : 0000; M2 : M2 1; -- 個位滿 10回零并向十位進位 END IF; IF M2 0110 THEN -- 十位撞上 6 才回卷 M2 : 0000; CNT 1; ELSE CNT 0; END IF; END IF; S1 M1; S2 M2; -- 變量搬到輸出端口 END PROCESS; END ARCHITECTURE;第一段是復位。CLR寫在時鐘沿判斷之前構(gòu)成異步復位只要CLR為高M1、M2、CNT立刻歸零不等時鐘沿。這在開發(fā)板上很實用按下復位鍵立刻見效果代價是復位釋放的那一刻如果正好壓在時鐘沿附近觸發(fā)器可能進入亞穩(wěn)態(tài)工程上通常還要加一個復位同步器。第二段是個位計數(shù)。M1 1001等價于“小于 9”成立就加一不成立就清零點亮十位進位。注意比較用的是無符號比較所以STD_LOGIC_UNSIGNED這個庫不能省否則和都沒有定義。第三段是十位回卷也是全篇最值得琢磨的地方。因為M2是變量上面的M2 : M2 1已經(jīng)立即生效所以這里讀到的M2是“自增之后”的值。十位從 5 進位到 6 的那一拍M2等于0110條件成立立刻被清回0000同時把CNT拉高。下一個時鐘沿M2已經(jīng)是 0條件不成立CNT又拉低。所以CNT是一個寬度正好一個時鐘周期的單脈沖。這個寬度很關(guān)鍵。如果下游分模塊用同一個CLK采樣CNT一拍足夠如果下游用的是另一個時鐘比如某個分頻出來的信號這個單周期脈沖很可能被整拍漏掉表現(xiàn)出來就是“分鐘偶爾不走”。這是踩坑率極高的一處后面第 5 章還會展開。再看為什么整個設(shè)計堅持用 BCD 碼而不是二進制計數(shù)。假設(shè)內(nèi)部用 0 到 86399 的二進制計數(shù)結(jié)構(gòu)上確實省觸發(fā)器——17 位就夠而 BCD 要 6 組 4 位共 24 位。但顯示時得把二進制轉(zhuǎn)成十進制取模和除法在 FPGA 上要么靠長除法流水線要么靠 DSP 硬核代價遠高于多出來的 7 個觸發(fā)器。BCD 把“十進制”編碼進狀態(tài)本身每一位只做一次“是否到 9”的比較邏輯淺、扇入小、綜合結(jié)果容易預估。這是典型的設(shè)計取舍拿資源換邏輯深度。提示CNT用的是信號賦值判斷用的是變量這兩者混用在同一個進程里是刻意為之。把CNT改成變量會讓它在進程內(nèi)立即生效后續(xù)判斷邏輯就會讀到新值脈沖寬度隨之改變。2.3 1Hz 從哪里來分頻器的參數(shù)怎么算秒模塊每來一個上升沿加一意味著它的CLK必須是一秒一個上升沿。板載晶振通常是幾十兆赫茲中間必須有分頻。最常見的寫法是“計滿半個周期翻轉(zhuǎn)一次”保證 50% 占空比-- 48 MHz 分頻到 1 Hz SIGNAL DIV_CNT : INTEGER RANGE 0 TO 24_000_000 : 0; SIGNAL CLK_1HZ : STD_LOGIC : 0; PROCESS(CLK_48M, CLR) BEGIN IF CLR 1 THEN DIV_CNT 0; CLK_1HZ 0; ELSIF RISING_EDGE(CLK_48M) THEN IF DIV_CNT 24_000_000 - 1 THEN -- 半周期計滿 DIV_CNT 0; CLK_1HZ NOT CLK_1HZ; -- 翻轉(zhuǎn)一個完整周期 2 秒? 見下 ELSE DIV_CNT DIV_CNT 1; END IF; END IF; END PROCESS;參數(shù)要算清楚48MHz 下要讓輸出一秒翻轉(zhuǎn)兩次即輸出周期 1 秒半個周期是 0.5 秒需要計 24,000,000 個主時鐘。所以計數(shù)值上限取 24,000,000 減一計滿清零并翻轉(zhuǎn)。INTEGER RANGE 0 TO 24_000_000綜合后大約占 25 位觸發(fā)器因為 2 的 25 次方是 33,554,432剛好裝得下。如果板子是 50MHz這個上限就要改成 25,000,000改錯一位整塊表就走快或走慢而且仿真時看不出來——仿真里你給的時鐘周期是多少它就按多少走只有上板才對得上真實晶振。3. 分與時的計數(shù)通道同一個計數(shù)器為什么需要兩套寄存器分模塊是全篇結(jié)構(gòu)最復雜的一處。它不像秒模塊那樣只做一件事而是要同時承擔“正常走時”和“被用戶手動設(shè)置”兩個職責這兩件事的驅(qū)動源完全不同一個來自秒進位一個來自按鍵。3.1 兩套寄存器的分工一套負責「設(shè)」一套負責「走」原始代碼里出現(xiàn)了四個四位寬的寄存器M1、M2、Q1、Q2。這不是冗余而是把兩條數(shù)據(jù)通路徹底分開Q1/Q2是設(shè)置通道的暫存M1/M2是計時通道的現(xiàn)行值。ENTITY FEN IS PORT( CLR, CLK, LOAD, EN : IN STD_LOGIC; -- EN 高電平時處于設(shè)置態(tài) S1, S2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CNT : OUT STD_LOGIC ); END ENTITY; ARCHITECTURE BEHAV OF FEN IS SIGNAL M1, M2, Q1, Q2 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN -- 進程一設(shè)置通道由 LOAD 的上升沿推動 Q1/Q2 PROCESS(EN, CLR, LOAD) BEGIN IF CLR 1 THEN Q1 0000; Q2 0000; ELSIF EN 1 THEN IF LOADEVENT AND LOAD 1 THEN IF Q1 1001 THEN Q1 Q1 1; ELSE Q1 0000; Q2 Q2 1; END IF; IF Q1 1001 AND Q2 0101 THEN -- 59 之后回到 00 Q1 0000; Q2 0000; END IF; END IF; END IF; END PROCESS; -- 進程二計時通道正常走時或跟隨設(shè)定值 PROCESS(CLR, LOAD, EN, CLK) BEGIN IF CLR 1 THEN M1 0000; M2 0000; ELSIF EN 1 THEN M1 Q1; M2 Q2; -- 設(shè)置態(tài)下現(xiàn)行值跟隨設(shè)定值 ELSIF CLKEVENT AND CLK 1 THEN IF M1 1001 THEN M1 M1 1; ELSE M1 0000; M2 M2 1; END IF; IF M2 0101 AND M1 1001 THEN -- 判的是舊值 M2 0000; CNT 1; ELSE CNT 0; END IF; END IF; END PROCESS; END ARCHITECTURE;進程一的門控是EN 1也就是“只有處于設(shè)置態(tài)按鍵才有效”。按下SET_M鍵LOAD來一個上升沿Q1加一Q1到 9 再按一次Q1歸零、Q2加一。在Q1已經(jīng)是 9、Q2已經(jīng)是 5 的狀態(tài)下再按一次Q1先歸零、Q2加到 6然后第二個條件用舊值判定成立Q2被重新賦成0000。于是 59 分之后按鍵會繞回 00 分不會出現(xiàn) 60 分這種非法狀態(tài)。進程二的ELSIF EN 1分支意味著設(shè)置態(tài)下現(xiàn)行時間直接等于設(shè)定值。用戶按一下鍵屏幕上跳一下所見即所設(shè)不需要“確認”這一層中間態(tài)。但這里的優(yōu)先級也帶來一個副作用——EN 1時時鐘沿那一路被完全屏蔽分和時停止走動。設(shè)置花多久時間就凍結(jié)多久秒模塊卻還在自顧自地跑。退出設(shè)置后分的值突然被跳到新值秒?yún)s還是原來那個秒中間那段進位就丟了。這個瑕疵在演示里看不出來實際用起來會覺得“每次調(diào)完時間都慢了十幾秒”。3.2 59 到 00 的進位信號延遲更新與后賦值覆蓋怎么互相配合IF M2 0101 AND M1 1001這一行第一次讀會覺得有問題上面的ELSE分支里明明已經(jīng)寫了M1 0000怎么下面還判M1 1001答案在于信號賦值的兩條語義同時起了作用。第一條是延遲更新M1 0000之后進程內(nèi)讀M1讀到的仍然是上一拍的值1001所以條件里的M1 1001成立判斷的是“進位前”的狀態(tài)這正是我們想要的。第二條是后賦值覆蓋M2 M2 1讓M2排進了更新隊列緊接著M2 0000又排了一次進程掛起時只有最后一次生效所以M2最終是0000而不是 6。兩條語義缺一不可。假如 VHDL 的信號是立即更新的那么M1在這一行已經(jīng)是 0條件永遠不成立59 分之后會跳成 60 分假如一個進程內(nèi)對同一信號的多次賦值是“先到先得”M2就會變成 6。這兩種假設(shè)都會導致同一個癥狀分鐘顯示越界。所以這一行不是隨手寫的它精確地踩在兩個語言特性的交叉點上。和秒模塊對照就更有意思了。秒模塊用變量所以必須判“下一個值”0110分模塊用信號所以必須判“當前值”0101。同一個功能兩種載體兩套判斷數(shù)字全都正確。血淚經(jīng)驗就在這抄代碼的時候判斷條件和載體是一體的拆開抄必翻車。3.3 小時的模 24 邊界十位和個位不能各自為政小時模塊原始文檔沒有給出完整源碼但結(jié)構(gòu)上和分模塊同構(gòu)只是回卷條件從 60 變成 24。這里最容易寫錯的地方是很多人只處理個位的 9 到 0忘了十位最大值是 2 而不是 5。-- 小時計時通道M1 個位、M2 十位 IF M1 1001 THEN M1 M1 1; ELSE M1 0000; M2 M2 1; END IF; IF M2 0010 AND M1 0011 THEN -- 23 點的下一拍回到 00 M1 0000; M2 0000; ELSIF M2 0011 THEN -- 兜底十位不允許出現(xiàn) 3 M2 0000; END IF;第一個條件處理 23 到 00 的正?；鼐碛玫氖桥f值判斷和分模塊一致。第二個ELSIF是兜底如果因為某種原因M2變成了 3比如復位不徹底、或者從設(shè)置通道灌進來一個非法值這里會把它拉回 0避免顯示出一個不存在的“3x 點”。這種防御性寫法在計數(shù)器里很常見代價只是一個額外比較器收益是系統(tǒng)不會卡在非法狀態(tài)里出不來。4. 從按鍵到時間按下 SET_M 到底觸發(fā)了什么按鍵是這套系統(tǒng)里唯一的異步輸入也是最不聽話的部分。它在物理上是彈簧片接觸在電氣上是一串抖動的方波在邏輯上卻必須表現(xiàn)為“一次干凈的動作”。4.1 三個按鍵拼出的隱式狀態(tài)機原始設(shè)計沒有畫顯式的狀態(tài)機而是用幾個使能信號拼出了一臺隱式狀態(tài)機SET_CLOCK控制“是否處于設(shè)置時間態(tài)”SET_DINGS控制“是否處于設(shè)置鬧鐘態(tài)”DISPLAY_EN控制“屏幕上看的是時間還是鬧鐘”。三根線組合出四種界面狀態(tài)。最省資源的實現(xiàn)是用一位 toggle 寄存器-- SET_CLOCK 每按一次切換一次設(shè)置態(tài) PROCESS(CLK_1K, CLR) BEGIN IF CLR 1 THEN EN_SET_TIME 0; ELSIF RISING_EDGE(CLK_1K) THEN IF SET_CLOCK_PULSE 1 THEN EN_SET_TIME NOT EN_SET_TIME; -- 奇數(shù)次進入偶數(shù)次退出 END IF; END IF; END PROCESS;一個 toggle 位的好處是邏輯極省一個觸發(fā)器解決問題壞處是它對脈沖的完整性極度敏感。如果抖動讓一次按鍵產(chǎn)生兩個脈沖toggle 位翻轉(zhuǎn)兩次狀態(tài)就錯位了——用戶按了一下屏幕沒進設(shè)置再按一下才進去用起來像“按鍵不靈”。這就是為什么消抖不是可選項。DISPLAY_EN同理它只在非設(shè)置態(tài)下才允許切換顯示內(nèi)容否則用戶正在調(diào)鬧鐘卻被切到時間界面設(shè)了一半的值就丟了。原文把“顯示切換”和“設(shè)置進入”分成兩個鍵本身就是在回避這個沖突。4.2 消抖與兩級同步異步按鍵進時序邏輯前必須做的兩件事機械按鍵的抖動時間通常在 5 到 20 毫秒之間。做法是拿一個 1kHz 的采樣時鐘周期 1 毫秒連續(xù) 20 次采到相同的電平才認賬-- 20 ms 消抖 兩級同步 上升沿提取 PROCESS(CLK_1K, CLR) VARIABLE CNT_DB : INTEGER RANGE 0 TO 19 : 0; BEGIN IF CLR 1 THEN KEY_SYNC 0; KEY_STABLE 0; CNT_DB : 0; ELSIF RISING_EDGE(CLK_1K) THEN KEY_SYNC KEY_IN; -- 第一級把異步信號拉進本時鐘域 IF KEY_SYNC / KEY_STABLE THEN -- 與穩(wěn)定值不同開始計時 IF CNT_DB 19 THEN KEY_STABLE KEY_SYNC; -- 連續(xù) 20 ms 一致承認新電平 CNT_DB : 0; ELSE CNT_DB : CNT_DB 1; END IF; ELSE CNT_DB : 0; -- 中途抖回去重新計時 END IF; END IF; END PROCESS; KEY_PULSE KEY_STABLE AND NOT KEY_STABLE_D; -- 上升沿 - 單周期脈沖KEY_SYNC這一級同步不能省。按鍵相對采樣時鐘是隨機相位的異步信號如果直接送進觸發(fā)器在建立保持時間窗口內(nèi)變化就會產(chǎn)生亞穩(wěn)態(tài)輸出既不是 0 也不是 1持續(xù)時間不確定。打一拍之后第二級采到的概率已經(jīng)極小代價只是一個觸發(fā)器。CNT_DB用變量而不是信號是因為它只在進程內(nèi)做計數(shù)不需要對外可見用變量省掉一組觸發(fā)器綜合工具會把它推斷成組合邏輯加寄存器行為更直觀。4.3 鬧鐘比較與顯示切換相等條件為什么要掛一個「秒00」的限定比較邏輯本身很簡單小時的十位個位、分的十位個位全部相等就認為命中。但如果只比較時分這個相等條件在整個一分鐘內(nèi)都為真。ALARM_EQ 1 WHEN (H1 AH1) AND (H2 AH2) AND (M1 AM1) AND (M2 AM2) ELSE 0; PROCESS(CLK_1HZ, CLR) BEGIN IF CLR 1 THEN RING_EN 0; ELSIF RISING_EDGE(CLK_1HZ) THEN IF ALARM_EQ 1 AND S1 0000 AND S2 0000 AND ALARM_ON 1 THEN RING_EN 1; -- 只在整分那一拍鎖存 ELSIF RING_TIMEOUT 1 OR RING_STOP 1 THEN RING_EN 0; -- 超時或手動關(guān)閉 END IF; END IF; END PROCESS;如果把這個比較結(jié)果直接接到蜂鳴器命中那一分鐘里它會一直響如果只在時鐘沿觸發(fā)卻不加鎖存它會在那一分鐘里的每個時鐘沿反復觸發(fā)永遠停不下來。加“秒等于 00”的限定加鎖存把它壓縮成一個一次性的邊沿事件再配一個超時計數(shù)器比如 60 秒自動關(guān)掉才是可用的行為。還有一個容易被忽略的細節(jié)RING_EN打開之后真正驅(qū)動蜂鳴器的不能是 1Hz 方波那聽起來是一秒一響的“滴…滴…”不是鬧鈴。常見的做法是另外起一個 2kHz 左右的分頻器做音源用RING_EN去門控它得到的是連續(xù)的“嘀——”聲。門控寫錯成直接賦值蜂鳴器要么不響要么一直響這是第 5 章里的一條現(xiàn)場記錄。顯示通路的切換放在數(shù)據(jù)前面比放在段碼后面省資源-- 4 路二選一放在掃描之前 DISP_H2 AH2 WHEN DISPLAY_EN 1 ELSE H2; DISP_H1 AH1 WHEN DISPLAY_EN 1 ELSE H1; DISP_M2 AM2 WHEN DISPLAY_EN 1 ELSE M2; DISP_M1 AM1 WHEN DISPLAY_EN 1 ELSE M1;一組四位選擇器乘四次比在段碼輸出端做八路選擇便宜得多。數(shù)碼管本身是動態(tài)掃描的1kHz 節(jié)拍輪流點亮四位刷新率 250Hz人眼完全看不出閃爍。5. 避坑與排查仿真通過、下載到板子卻翻車的五個現(xiàn)場仿真和上板之間隔著一整個物理世界布線延遲、時鐘偏斜、按鍵抖動、器件電氣特性全都不在仿真模型里。5.1 時鐘與時序波形對、板子錯的兩類現(xiàn)場現(xiàn)象一仿真波形完全正確下載后數(shù)碼管數(shù)字長時間不變化偶爾跳一下。原因基本可以鎖定在分頻出來的 1Hz 信號上。它是由一個普通觸發(fā)器翻轉(zhuǎn)產(chǎn)生的如果綜合工具沒有把它分配到全局時鐘網(wǎng)絡(luò)而是當普通數(shù)據(jù)走線那么時鐘到達各個觸發(fā)器的延遲就不一致時鐘偏斜會把窄脈沖吃掉。1Hz 的周期有一秒偏斜幾十納秒聽起來不算什么但邊沿質(zhì)量差、上升沿緩慢觸發(fā)器采樣就可能落在不確定區(qū)。解決思路是改結(jié)構(gòu)而不是改參數(shù)不要用分頻出來的信號當時鐘改成一路主時鐘加時鐘使能脈沖。所有時序邏輯共用同一個時鐘域1Hz 只是一個寬度一拍的使能信號跨模塊傳遞天然安全綜合工具也不需要為衍生時鐘單獨寫約束?，F(xiàn)象二綜合報告里時序分析一片紅或者提示時鐘頻率遠低于預期。原因往往是分頻器把 25 位比較器掛在了時鐘路徑上工具為了滿足這個比較關(guān)系把大量邏輯塞進了時鐘樹。解決方法是把“計滿清零”改成“計滿翻轉(zhuǎn)”把比較結(jié)果轉(zhuǎn)成寄存器的使能條件同時給主時鐘加一條明確的周期約束讓工具按真實頻率優(yōu)化。5.2 輸入與顯示按鍵和數(shù)碼管最容易出問題的兩處現(xiàn)象三按一次SET_M分鐘一下跳三四個數(shù)。原因就是抖動被當成了多次上升沿。消抖邏輯缺失或者消抖窗口太短比如只連續(xù)采 3 次彈簧片在前幾毫秒的抖動全被計數(shù)了。按 4.2 的做法改成 20 毫秒窗口并且用CNT_DB中途翻轉(zhuǎn)就清零的策略跳數(shù)問題立刻消失?，F(xiàn)象四數(shù)碼管某一位偏暗或者相鄰位有重影。原因是位選信號和段碼在同一個時鐘沿更新但兩者經(jīng)過的組合邏輯深度不同到達數(shù)碼管的時間有先后切換瞬間舊段碼會在新位上亮一小會兒。解決方法是在位選之后打一拍再送段碼或者把位選和段碼都寄存輸出讓它們嚴格同沿更新。如果亮度不均還要檢查掃描頻率低于 50Hz 會看到閃高于幾 kHz 則每位點亮時間太短、亮度被拉低。5.3 邏輯與資源進位脈沖和設(shè)置模式留下的坑現(xiàn)象五鬧鈴只在某一瞬間“嘀”一下或者設(shè)置完時間后整體走慢十幾秒。前者的原因是把只有一拍寬的進位脈沖直接送去了蜂鳴器或者用另一個時鐘域去采樣它脈沖被整拍漏掉。進位脈沖只應(yīng)該做進位音源必須另起一個高頻分頻器。后者是 3.1 節(jié)提到的設(shè)計副作用EN 1期間時鐘通道被屏蔽秒模塊卻照跑退出設(shè)置時秒和分對不上。補救辦法有兩個——設(shè)置態(tài)下把秒模塊也一起凍結(jié)或者在退出設(shè)置的那一拍統(tǒng)一清秒。選哪個取決于你要的是“設(shè)置期間時間暫?！边€是“設(shè)置期間時間照走”前者實現(xiàn)簡單后者更符合真實手表的行為。6. 分頻時鐘與時鐘使能教學代碼和工程代碼的分岔口同一份鬧鐘用分頻時鐘直接當時鐘能跑用主時鐘加使能也能跑但從這里分出了兩條路。維度分頻信號直接當時鐘主時鐘 時鐘使能時鐘域數(shù)量秒、分、時、鬧鐘比較各一個全系統(tǒng)只有一個時序約束每個衍生時鐘都要單獨約束只約束主時鐘跨域傳遞單拍脈沖跨域容易丟同一域內(nèi)傳遞天然安全資源開銷無需使能判斷每級多一個使能條件換器件移植時鐘樹要重做改參數(shù)即可文檔里那套寫法在實驗箱上能跑是因為實驗箱的時鐘資源寬裕、邏輯規(guī)模小、頻率極低任何偏差都被一秒的周期淹沒了。一旦系統(tǒng)變大、時鐘變快、或者要移植到另一塊板子上衍生時鐘就會變成最難查的那類問題——它能仿真、能綜合、能下載只是偶爾錯一次像黑匣子一樣。從那以后我每次寫計數(shù)器都先問自己一句這個信號的邊沿是被當作時鐘用還是被當作數(shù)據(jù)用只要答案是后者就老老實實把它做成使能脈沖讓整塊板子只有一個時鐘域。這個習慣沒有讓我少寫過代碼但確實讓我少熬了很多夜。希望幫到你。本文還有配套的精品資源點擊獲取