說實話這幾年接觸了不少想入門FPGA的朋友如果你問哪個項目能一口氣把Verilog的核心基本功串起來我通常會推薦電子密碼鎖。這個項目看著不起眼卻把矩陣鍵盤掃描、按鍵消抖、狀態(tài)機設(shè)計、動態(tài)顯示刷新、外設(shè)控制這些數(shù)字邏輯里的硬骨頭全部放在了一個具體場景里。今天要分享的就是這樣一個基于Verilog的FPGA密碼鎖工程核心交互是通過4x4矩陣鍵盤輸入按鍵值在待機狀態(tài)下連續(xù)輸入12進入修改密碼功能整個工程從模塊劃分、狀態(tài)機設(shè)計到仿真上板我按實際開發(fā)順序完整講一遍。1. 密碼鎖整體功能設(shè)計與方案選型1.1 功能清單與用戶交互流程先把功能需求列清楚。這個工程模擬的是日常使用的電子密碼鎖核心功能是上電后處于鎖定狀態(tài)用戶通過矩陣鍵盤輸入6位密碼輸入完成后按確認(rèn)鍵觸發(fā)校驗密碼正確進入解鎖狀態(tài)密碼錯誤則蜂鳴器報警并累計錯誤次數(shù)連續(xù)錯誤達到3次系統(tǒng)鎖定一段時間。修改密碼的入口就是標(biāo)題里說的輸入12在待機狀態(tài)下先按數(shù)字1緊接著按數(shù)字2系統(tǒng)識別到這個組合指令后進入修改密碼模式。完整的用戶交互流程大致如下系統(tǒng)上電默認(rèn)密碼為000000顯示界面提示待機。在待機狀態(tài)輸入12進入修改密碼模式如果輸入的是其他數(shù)字則當(dāng)作密碼輸入的開始。修改密碼時先要求輸入原密碼驗證身份驗證通過后再輸入新密碼并且新密碼需要連續(xù)輸入兩遍兩次一致才真正寫入存儲。正常密碼輸入以#鍵確認(rèn)*鍵可以清除當(dāng)前輸入內(nèi)容。密碼校驗通過后進入開鎖狀態(tài)綠色指示燈點亮數(shù)碼管顯示OPEN此時按下*可以重新鎖定。密碼校驗失敗紅色指示燈閃爍蜂鳴器長鳴錯誤計數(shù)加一連續(xù)三次錯誤進入鎖定狀態(tài)30秒內(nèi)不接受任何輸入。這個流程覆蓋了FPGA入門階段最常用的幾個外設(shè)交互方式也把狀態(tài)機的狀態(tài)遷移玩明白了。很多教程里的密碼鎖只做校驗不解鎖或者只解鎖不能改密其實是不完整的。加上12改密這個入口后狀態(tài)機至少要多出驗證原密碼輸入新密碼確認(rèn)新密碼三個子狀態(tài)復(fù)雜度上來了但學(xué)習(xí)價值也上來了。1.2 為什么不用單片機而用FPGA做這件事用單片機做密碼鎖可能幾十行C代碼就搞定了為什么還要在FPGA上用Verilog重寫一遍這個問題幾乎每個做這個項目的人都會問。我的看法是這個項目在工程上確實不是最優(yōu)解但在學(xué)習(xí)上是很好的訓(xùn)練場。FPGA和單片機最本質(zhì)的區(qū)別是硬件并行性。單片機是順序執(zhí)行指令按鍵掃描、顯示刷新、蜂鳴器控制都靠CPU輪流處理一旦任務(wù)多了就會出現(xiàn)實時性問題FPGA則是每個模塊都在獨立運行鍵盤掃描模塊在跑的時候數(shù)碼管動態(tài)掃描也在跑狀態(tài)機也在跑它們之間通過信號握手和時序配合協(xié)同工作。這種多個硬件電路同時工作的思維方式只有在FPGA上才能體會到。另一個原因是密碼鎖的核心邏輯非常適合用狀態(tài)機表達。輸入密碼、校驗、開鎖、修改密碼這本身就是一個典型的有限狀態(tài)機模型。在Verilog里用三段式狀態(tài)機實現(xiàn)代碼結(jié)構(gòu)清晰綜合后的硬件電路也對應(yīng)真實的寄存器、組合邏輯和輸出邏輯。把這個工程的FSM寫穩(wěn)了后續(xù)做串口協(xié)議、以太網(wǎng)控制等復(fù)雜邏輯狀態(tài)機的設(shè)計范式都是一脈相承的。1.3 頂層信號與模塊劃分工程采用自頂向下的設(shè)計方式頂層模塊只做信號連接不寫具體邏輯。頂層輸入輸出信號如下表所示信號名方向位寬功能說明clk_50minput1系統(tǒng)時鐘50MHzrst_ninput1異步復(fù)位低有效rowoutput4矩陣鍵盤行輸出低電平掃描colinput4矩陣鍵盤列輸入讀取按鍵狀態(tài)segoutput8數(shù)碼管段碼輸出seg_seloutput6數(shù)碼管位選輸出動態(tài)掃描led_openoutput1開鎖狀態(tài)指示led_erroutput1錯誤狀態(tài)指示beepoutput1蜂鳴器控制模塊劃分上我拆成了四個核心模塊再加一個頂層key_scan矩陣鍵盤掃描模塊產(chǎn)生行掃描信號讀取列信號輸出鍵值。key_debounce按鍵消抖模塊消除機械按鍵的抖動毛刺。ctrl_fsm主控制狀態(tài)機負(fù)責(zé)密碼校驗、指令識別、修改密碼流程控制。display_driver數(shù)碼管動態(tài)掃描驅(qū)動根據(jù)狀態(tài)機輸出顯示不同內(nèi)容。beep_driver蜂鳴器控制模塊管理提示音和報警音。異步復(fù)位的設(shè)計要特意講一下。絕大多數(shù)FPGA工程都用rst_n做低有效復(fù)位復(fù)位信號進來了所有寄存器和狀態(tài)機回到初始狀態(tài)。密碼存儲寄存器也在復(fù)位時加載默認(rèn)密碼000000。這個設(shè)計保證了系統(tǒng)任何時候掉電重啟都能回到一個確定的起點不會出現(xiàn)上電后狀態(tài)機處于未知狀態(tài)的情況。2. 矩陣鍵盤輸入鏈路掃描、消抖與指令識別2.1 4x4矩陣鍵盤掃描原理矩陣鍵盤用4根行線和4根列線組成4x4的按鍵陣列共16個按鍵。它的原理就是分時掃描把4根行線依次拉低然后讀取4根列線的電平哪根列線被拉低了就說明當(dāng)前行和該列交叉位置上的按鍵被按下。舉個例子如果把第0行拉低即row輸出0111其他行都輸出高電平此時去讀col如果col變成1101說明第0行第1列交叉處的按鍵被按下了。把行列編碼組合起來就能得到唯一的鍵值。常見的鍵值布局如下行列位置鍵值行列位置鍵值第0行第0列1第2行第0列7第0行第1列2第2行第1列8第0行第2列3第2行第2列9第0行第3列A第2行第3列C第1行第0列4第3行第0列*第1行第1列5第3行第1列0第1行第2列6第3行第2列#第1行第3列B第3行第3列D掃描頻率不能太高也不能太低。太高了按鍵按下時間的采樣次數(shù)很多但是浪費資源太低了可能漏掉快速短按。我一般讓掃描周期在1~2ms左右結(jié)合消抖模塊一起工作。注意一點矩陣鍵盤掃描本身是一個持續(xù)進行的循環(huán)過程不是按一次只掃一次而是每時每刻都在輪詢這樣才能保證按鍵按下時第一時間被捕獲。2.2 按鍵消抖模塊的實現(xiàn)與分析機械按鍵按下和松開的瞬間觸點會因為物理彈跳產(chǎn)生一串毛刺信號持續(xù)時間一般幾毫秒到十幾毫秒。如果不做消抖一次按鍵會被識別成多次表現(xiàn)出來就是按1跳出來好幾個1。消抖的思路很簡單對輸入信號連續(xù)采樣只有信號穩(wěn)定一段時間后才認(rèn)為按鍵狀態(tài)有效。我習(xí)慣用邊沿檢測加延時確認(rèn)的寫法先對輸入信號打兩拍消除亞穩(wěn)態(tài)然后用計數(shù)器判斷電平是否穩(wěn)定了足夠長的時間。50MHz時鐘下20ms對應(yīng)的計數(shù)值是1_000_000所以消抖計數(shù)器位寬至少20位。module key_debounce( input wire clk, input wire rst_n, input wire key_in, output reg key_out ); parameter CNT_MAX 20d1_000_000; // 50MHz時鐘下約20ms reg [19:0] cnt; reg key_tmp1, key_tmp2; always (posedge clk or negedge rst_n) begin if (!rst_n) begin key_tmp1 1b0; key_tmp2 1b0; end else begin key_tmp1 key_in; key_tmp2 key_tmp1; end end always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 20d0; key_out 1b0; end else begin if (key_tmp1 ! key_tmp2) begin cnt 20d0; end else if (cnt CNT_MAX) begin cnt cnt 1b1; if (cnt CNT_MAX - 1) key_out key_tmp1; end end end endmodule這個模塊對每個按鍵輸入信號單獨做消抖所以矩陣鍵盤的8根行列線不能直接塞進來而是要結(jié)合掃描狀態(tài)來判斷。更常見的做法是掃描模塊先通過行列狀態(tài)計算出某個按鍵的原始觸發(fā)信號把這個觸發(fā)信號送給消抖模塊消抖穩(wěn)定后再作為有效按鍵脈沖交給狀態(tài)機。我在工程里就是這樣處理的key_scan模塊只負(fù)責(zé)判斷哪個鍵被按下輸出一個高電平脈沖key_debounce模塊負(fù)責(zé)把這個脈沖濾掉抖動變成干凈的鍵值。2.3 鍵值編碼與12組合指令偵測鍵值編碼就是把行列掃描結(jié)果映射成具體的數(shù)字和功能鍵。我在key_scan模塊中用一個case語句完成映射同時輸出一個key_valid信號告訴后續(xù)模塊當(dāng)前鍵值有效。這個key_valid是脈沖信號持續(xù)一個時鐘周期方便狀態(tài)機在上升沿采樣。輸入12修改密碼這個指令不能簡單理解成檢測到1就進改密模式那樣太容易誤觸發(fā)了。我的處理方式是在待機狀態(tài)下狀態(tài)機首先進入一個指令等待子狀態(tài)。此時如果收到鍵值1并不立刻當(dāng)作密碼的第一位而是進入一個臨時的等待第二個鍵狀態(tài)記錄按鍵序列的前綴。如果緊接著收到的鍵值確實是2才真正進入修改密碼模式如果收到的是其他鍵值就把剛才那個1當(dāng)作密碼輸入的第一位同時轉(zhuǎn)入正常的密碼輸入狀態(tài)。// 待機狀態(tài)下的指令偵測邏輯示意 S_IDLE: begin if (key_valid key_value 4d1) next_state S_CMD_WAIT; // 收到1先別急著當(dāng)密碼位 else if (key_valid key_value 4hF) // 其他鍵按密碼首位處理 next_state S_PWD_INPUT; end S_CMD_WAIT: begin if (key_valid key_value 4d2) next_state S_CHG_VERIFY; // 連續(xù)收到12進入修改密碼 else if (key_valid) next_state S_PWD_INPUT; // 不是2回到密碼輸入流程 end這種設(shè)計在真實使用中非常重要。如果密碼恰好以1開頭用戶輸入第一個1就被強行帶走整個密碼輸入流程就亂了。所以工程里把12當(dāng)成一個組合指令放在待機狀態(tài)單獨偵測這個邏輯在仿真時一定要專門寫測試用例覆蓋到。3. 核心狀態(tài)機與修改密碼邏輯3.1 三段式狀態(tài)機把流程控制變成硬件思維整個密碼鎖最核心的部分是主控制狀態(tài)機我建議用三段式寫法第一個always塊負(fù)責(zé)狀態(tài)寄存器更新第二個always塊負(fù)責(zé)組合邏輯決定次態(tài)跳轉(zhuǎn)第三個always塊負(fù)責(zé)根據(jù)當(dāng)前狀態(tài)產(chǎn)生輸出信號。為什么分三段而不是一段式一段式把狀態(tài)跳轉(zhuǎn)和輸出邏輯寫在一起代碼短但是狀態(tài)遷移和輸出之間互相耦合改一處容易帶崩另一處而且輸出的組合邏輯容易產(chǎn)生毛刺。三段式里狀態(tài)更新是純粹的時序邏輯次態(tài)判斷是純組合邏輯輸出邏輯可以做成寄存器輸出時序更干凈排查問題也方便。做復(fù)雜狀態(tài)機的時候三段式的優(yōu)勢會非常明顯。3.2 狀態(tài)定義與跳轉(zhuǎn)關(guān)系這個工程的狀態(tài)定義如下狀態(tài)名含義說明S_IDLE待機狀態(tài)系統(tǒng)空閑偵測12指令或密碼輸入S_CMD_WAIT指令等待狀態(tài)已經(jīng)收到1等待確認(rèn)下一個鍵是否為2S_PWD_INPUT密碼輸入狀態(tài)允許輸入6位密碼顯示輸入進度S_CHECK密碼校驗狀態(tài)用戶按下確認(rèn)鍵觸發(fā)比較邏輯S_OPEN開鎖狀態(tài)密碼正確系統(tǒng)開鎖S_ERR_WAIT錯誤等待狀態(tài)密碼錯誤提示等待下一次輸入S_LOCKED鎖定狀態(tài)連續(xù)3次錯誤系統(tǒng)鎖定30秒S_CHG_VERIFY改密驗證狀態(tài)修改密碼前先驗證原密碼S_CHG_NEW1輸入新密碼狀態(tài)第一次輸入新密碼S_CHG_NEW2確認(rèn)新密碼狀態(tài)第二次輸入新密碼與第一次比較狀態(tài)跳轉(zhuǎn)的核心路徑S_IDLE在收到數(shù)字鍵后進入S_PWD_INPUTS_PWD_INPUT輸入滿6位后按#進入S_CHECKS_CHECK比較通過進S_OPEN不通過進S_ERR_WAITS_ERR_WAIT在錯誤計數(shù)滿3次后進S_LOCKED否則回到S_IDLE。修改密碼路徑是S_IDLE收到12后進S_CHG_VERIFY驗證原密碼通過后進S_CHG_NEW1再進S_CHG_NEW2兩次一致后寫回密碼寄存器回到S_IDLE。關(guān)鍵的狀態(tài)跳轉(zhuǎn)代碼always (*) begin next_state current_state; case (current_state) S_IDLE: begin if (key_valid key_value 4d1) next_state S_CMD_WAIT; else if (key_valid key_value ! 4d2 key_value ! 4d1) next_state S_PWD_INPUT; end S_CMD_WAIT: begin if (key_valid key_value 4d2) next_state S_CHG_VERIFY; else if (key_valid) next_state S_PWD_INPUT; end S_PWD_INPUT: begin if (key_valid key_value 4hF) // # 確認(rèn)鍵 next_state S_CHECK; else if (key_valid key_value 4hE) // * 清除鍵 next_state S_PWD_INPUT; end S_CHECK: next_state pwd_match ? S_OPEN : S_ERR_WAIT; S_OPEN: begin if (key_valid key_value 4hE) next_state S_IDLE; end S_ERR_WAIT: next_state S_IDLE; S_LOCKED: begin if (lock_cnt 0) next_state S_IDLE; end S_CHG_VERIFY: begin if (key_valid key_value 4hF) next_state verify_ok ? S_CHG_NEW1 : S_IDLE; end S_CHG_NEW1: begin if (key_valid key_value 4hF) next_state S_CHG_NEW2; end S_CHG_NEW2: begin if (key_valid key_value 4hF) next_state S_IDLE; end default: next_state S_IDLE; endcase end代碼里三個狀態(tài)需要注意S_CMD_WAIT是不穩(wěn)定中間態(tài)它的存在時間只夠判斷下一個鍵值S_LOCKED中l(wèi)ock_cnt是30秒倒計時的計數(shù)器減到0才允許跳出S_CHG_NEW2中按下確認(rèn)鍵后要同時判斷兩次輸入是否一致一致才更新密碼寄存器。3.3 密碼校驗與錯誤計數(shù)邏輯密碼校驗的位寬是6位十進制數(shù)每一位對應(yīng)一個4位BCD碼所以密碼寄存器的總位寬是24位。用戶輸入的6位密碼也存在一個24位的臨時寄存器里。在S_CHECK狀態(tài)下比較這兩個24位寄存器是否相等同時清除輸入緩沖。always (posedge clk or negedge rst_n) begin if (!rst_n) begin err_cnt 3d0; end else if (current_state S_OPEN) begin err_cnt 3d0; end else if (current_state S_CHECK !pwd_match) begin if (err_cnt 3d2) err_cnt 3d0; // 進入鎖定清零等待下次解鎖計數(shù) else err_cnt err_cnt 1b1; end end錯誤計數(shù)為什么要單獨設(shè)計一個常見錯誤是把連續(xù)3次錯誤理解成只要錯過一次等下次輸入時清零。實際上產(chǎn)品化的密碼鎖通常要求連續(xù)錯誤計數(shù)如果中間有一次正確輸入計數(shù)就應(yīng)該清零。我在設(shè)計里把清零條件放在S_OPEN也就是只有成功開鎖才清零這樣更加貼近真實需求。連續(xù)3次錯誤后進入S_LOCKED鎖定時間我設(shè)定為30秒。鎖定計數(shù)器的設(shè)計是以1秒為基準(zhǔn)30次計時結(jié)束后才退出鎖定狀態(tài)。1秒的基準(zhǔn)可以用50MHz時鐘分頻得到也可以用系統(tǒng)里已有的掃描時鐘倍頻注意復(fù)位和暫停邏輯要處理好。3.4 修改密碼流程的細節(jié)與二次確認(rèn)修改密碼流程看著簡單實際實現(xiàn)時有一個特別容易忽略的點在S_CHG_NEW1輸入的新密碼和S_CHG_NEW2再輸入一次的新密碼要分別存放在兩個獨立的臨時寄存器里。如果共用一個寄存器第二次輸入就會把第一次覆蓋掉后面做一致性比較時兩次數(shù)值永遠相等這個bug在仿真階段很難暴露上板測試才能發(fā)現(xiàn)。正確做法是定義兩份24位寄存器。S_CHG_NEW1狀態(tài)下按鍵值寫入new_pwd_1S_CHG_NEW2狀態(tài)下按鍵值寫入new_pwd_2。在S_CHG_NEW2按下確認(rèn)鍵時同時判斷new_pwd_1和new_pwd_2是否相等相等才把new_pwd_2賦給密碼存儲寄存器否則回到S_IDLE并給出報錯提示。這里還有個交互設(shè)計問題用戶在新密碼輸入過程中輸錯了某一個數(shù)字怎么辦我的處理是*鍵做退格刪除每次按下刪除最后一位。這要求狀態(tài)機同時處理數(shù)字鍵追加確認(rèn)鍵結(jié)束刪除鍵回退三類輸入事件。實現(xiàn)上不復(fù)雜但對狀態(tài)機的健壯性要求提高了建議把刪除邏輯放在每個密碼輸入狀態(tài)里都處理一遍。3.5 密碼存儲方案與默認(rèn)密碼加載密碼存儲我用了一個24位寄存器pwd_reg復(fù)位時初始化為24h000000。為什么不用RAM因為密碼鎖只保存一個密碼寄存器完全夠用而且讀寫邏輯清晰綜合后占用的邏輯資源也很少。RAM適合存儲大量數(shù)據(jù)用在這種場景反而增加復(fù)雜度。pwd_reg的更新只發(fā)生在兩個地方復(fù)位初始化和修改密碼成功時。修改密碼成功條件要寫清楚——必須在S_CHG_NEW2狀態(tài)下且兩次輸入一致。這個寫入條件如果漏掉狀態(tài)限制可能會出現(xiàn)狀態(tài)機還在S_CHG_NEW1時就把半截密碼寫進去的情況導(dǎo)致密碼變成亂碼。另外建議把pwd_reg的輸出單獨做一個pwd_match組合邏輯不要在每個狀態(tài)里直接比較。用assign pwd_match (input_pwd pwd_reg);統(tǒng)一處理狀態(tài)機只需要讀這個信號邏輯清晰也不容易出現(xiàn)比較條件寫錯的問題。4. 數(shù)碼管顯示、蜂鳴器與LED反饋4.1 數(shù)碼管動態(tài)掃描原理與段碼表六位數(shù)碼管顯示用了動態(tài)掃描方式核心原理是人眼的視覺暫留效應(yīng)。六個數(shù)碼管共用8根段碼線如果同時點亮所有管子會顯示一模一樣的數(shù)字所以必須分時選通某一時刻只點亮一個位顯示這個位對應(yīng)的段碼然后迅速切換到下一位循環(huán)往復(fù)。當(dāng)切換頻率超過60Hz人眼看到的就是六個位同時穩(wěn)定顯示。真正的刷新頻率我一般做到1kHz以上也就是每個位每秒被刷新1000多次這樣不僅沒有閃爍感亮度也足夠平均。動態(tài)掃描的核心是一個分頻計數(shù)器產(chǎn)生位選信號// 六位數(shù)碼管掃描位選 always (posedge clk or negedge rst_n) begin if (!rst_n) begin scan_cnt 16d0; end else if (scan_cnt 16d50000 - 1) begin scan_cnt 16d0; // 1kHz掃描基準(zhǔn) end else begin scan_cnt scan_cnt 1b1; end end always (*) begin case (scan_cnt[16:14]) // 實際需要用專門的掃描計數(shù)器 3d0: begin seg_sel 6b111110; end // 依次選通第0位到第5位 endcase end段碼表是按共陰數(shù)碼管或者共陽數(shù)碼管來設(shè)計的這個千萬不能搞混。工程里用的某學(xué)習(xí)板是共陰數(shù)碼管所以段碼是 08h3f18h06的寫法。如果板子是共陽段碼就要按位取反。上板前先讓一個數(shù)碼管顯示一個固定數(shù)字驗證段碼表方向再繼續(xù)往下做別等全部寫完再調(diào)試不然出了問題都不知道是掃描時序錯還是段碼錯。4.2 狀態(tài)相關(guān)顯示內(nèi)容切換不同狀態(tài)下數(shù)碼管顯示的內(nèi)容完全不一樣。我在display_driver模塊里做了一個顯示數(shù)據(jù)選擇器根據(jù)當(dāng)前狀態(tài)選擇要顯示的四位數(shù)據(jù)源狀態(tài)顯示內(nèi)容說明S_IDLE顯示------或默認(rèn)提示待機界面S_PWD_INPUT顯示輸入位數(shù)的*保護密碼隱私也可以顯示實際數(shù)字便于調(diào)試S_ERR_WAIT顯示Err錯誤提示S_OPEN顯示OPEN開鎖提示S_LOCKED顯示Lock鎖定提示修改密碼狀態(tài)顯示OldNewAgai等區(qū)分不同改密階段輸入密碼時顯示*還是顯示數(shù)字我在工程里留了一個調(diào)試開關(guān)。正式演示時用星號調(diào)試時打開開關(guān)能看到實際輸入的數(shù)字排查按鍵映射問題非常方便。這個開關(guān)就是一個parameter仿真的時改成顯示數(shù)字上板演示時改成顯示星號不用改邏輯。4.3 蜂鳴器提示音與LED指示蜂鳴器分有源和無源兩種。有源蜂鳴器內(nèi)部有振蕩源通電就響直接給高電平就行無源蜂鳴器需要外部提供特定頻率的方波才能發(fā)聲但可以通過改變頻率發(fā)出不同音調(diào)。我用的學(xué)習(xí)板是無源蜂鳴器所以beep信號不能一直拉高而是要產(chǎn)生一個方波。提示音的設(shè)計按鍵按下時短響一下持續(xù)50ms密碼校驗失敗時長響1秒開鎖成功時響兩下短音。這里就需要一個beep_driver模塊管理發(fā)聲的持續(xù)時間和節(jié)奏。實現(xiàn)思路是用狀態(tài)機和計數(shù)器beep_en信號來了計數(shù)器開始計時同時在時鐘分頻下翻轉(zhuǎn)beep輸出產(chǎn)生1kHz左右的方波時長到了就關(guān)閉輸出。LED指示相對簡單開鎖狀態(tài)點亮綠色LED錯誤狀態(tài)讓紅色LED閃爍。閃爍效果可以在已有的1Hz分頻時鐘下控制LED翻轉(zhuǎn)。這里要提醒一點LED指示和數(shù)碼管顯示是配合工作的數(shù)碼管顯示OPEN的同時綠色的開鎖LED必須同步點亮否則用戶感知會混亂。輸出邏輯統(tǒng)一在狀態(tài)機的第三個always塊生成就能保證一致性。5. 仿真驗證與上板調(diào)試5.1 Testbench與模擬按鍵任務(wù)仿真階段的目標(biāo)是驗證狀態(tài)機的所有路徑尤其要覆蓋12改密這個組合指令。我習(xí)慣在Testbench里把按鍵操作封裝成task這樣激勵代碼看起來像在描述操作步驟而不是一堆信號賦值。task press_num; input [3:0] val; begin // 模擬一次按鍵按下并消抖 key_valid 1b0; #20; key_value val; key_valid 1b1; #100; key_valid 1b0; #100; end endtask task press_ok; begin press_num(4hF); // # 確認(rèn)鍵 end endtask實際仿真時Testbench更常見的是直接驅(qū)動ctrl_fsm模塊的輸入端口把key_valid和key_value當(dāng)作按鍵模塊處理后的結(jié)果這樣避開矩陣鍵盤掃描時序?qū)Ｗ⒂跔顟B(tài)機驗證。矩陣鍵盤掃描模塊的驗證另寫一個Testbench模擬行列信號的變化。仿真的關(guān)鍵路徑至少覆蓋正確密碼開鎖、錯誤密碼三次鎖定、12進入改密、原密碼錯誤拒絕改密、兩次新密碼不一致回退、修改密碼后使用新密碼成功開鎖。這幾條路徑走通了功能上基本就沒有大問題。5.2 仿真階段容易踩的時序坑第一個坑是狀態(tài)機沒有復(fù)位初始值。如果復(fù)位時current_state沒有明確賦值為S_IDLE仿真波形里就會出現(xiàn)X態(tài)導(dǎo)致整個狀態(tài)機亂跑。所有狀態(tài)寄存器、計數(shù)器、數(shù)據(jù)寄存器復(fù)位時一定要給確定值。第二個坑是組合邏輯的鎖存器推斷。寫狀態(tài)機的第二個always塊時如果某條分支沒有覆蓋所有變量賦值綜合工具會推斷出鎖存器導(dǎo)致行為異常。避免的辦法是在case前先給所有信號賦默認(rèn)值next_state current_state;并且明確列出default分支。第三個坑是按鍵脈沖和時鐘沿的競爭。我設(shè)計的key_valid是脈沖信號在Testbench里如果賦值和狀態(tài)機采樣沿完全對齊仿真可能看到0或1不確定。解決辦法是讓Testbench里的脈沖偏離時鐘沿比如在時鐘下降沿附近改變信號或者使用非阻塞賦值的時序。真實硬件里按鍵脈沖突發(fā)時間遠大于一個時鐘周期不會出現(xiàn)這個問題但仿真里必須處理。5.3 上板調(diào)試方法與引腳約束上板調(diào)試的第一步不是燒整個工程而是先燒一個最簡單的點亮LED工程確認(rèn)板卡和下載鏈路正常。然后逐個驗證外設(shè)先讓數(shù)碼管顯示固定數(shù)字驗證段碼表再寫一個掃描程序按矩陣鍵盤的鍵觀察鍵值是否正確最后才燒整體工程聯(lián)調(diào)。分段驗證能大幅縮小出問題的范圍。引腳約束是FPGA上板最容易出錯的地方。矩陣鍵盤的8根線要分配到指定的IO管腳還必須確認(rèn)板卡原理圖上的行列定義。比如原理圖上某個位置標(biāo)著KEY_ROW0實際連接到FPGA的某個Bank某個引腳約束文件里就寫對應(yīng)位置。行列定義反了會導(dǎo)致按鍵映射錯亂可能的表象是按1出來的是5。這類問題不需要改邏輯把約束里的行和列交換就行。調(diào)試內(nèi)部信號建議用FPGA自帶的邏輯分析儀抓取key_value、current_state、pwd_match這幾個關(guān)鍵信號配合按鍵操作觀察它們的變化是否符合預(yù)期。我遇到過的一個情況是數(shù)碼管顯示輸入位數(shù)的*數(shù)量總是不對邏輯分析儀一看發(fā)現(xiàn)狀態(tài)機確實收到了6個按鍵脈沖但第一個脈沖被當(dāng)成了指令前綴的1進入S_CMD_WAIT后第二個鍵才真正開始密碼輸入導(dǎo)致密碼位數(shù)少一位。這類問題用仿真很難發(fā)現(xiàn)邏輯分析儀抓到真實時序立刻真相大白。5.4 硬件實測中的一次真實調(diào)整模擬項目X的實測過程中遇到過一個問題修改完密碼后用新密碼開鎖數(shù)碼管顯示密碼輸入確實按了6下但校驗總是失敗。上板抓信號后發(fā)現(xiàn)S_CHG_NEW2狀態(tài)下第二次輸入密碼的存入邏輯和按鍵確認(rèn)邏輯產(chǎn)生了沖突按下#確認(rèn)的瞬間key_valid信號同時觸發(fā)了一次數(shù)字鍵存入結(jié)果把確認(rèn)鍵當(dāng)成了新增的一位數(shù)字密碼多了一位比較自然失敗。這個問題的根因是輸入狀態(tài)的按鍵處理只判斷了數(shù)字鍵類別沒有把確認(rèn)鍵從數(shù)字鍵里分離出來。修復(fù)方式是檢查所有密碼輸入狀態(tài)必須同時判斷是否有效按鍵鍵值是否為確認(rèn)鍵兩個條件只有既有效又不是確認(rèn)鍵時才把數(shù)據(jù)存入緩沖區(qū)。這個改動很小但暴露了狀態(tài)機設(shè)計時事件優(yōu)先級的重要性——確認(rèn)事件必須優(yōu)先于數(shù)據(jù)事件處理。6. 常見問題與排查技巧實錄6.1 問題速查表把開發(fā)過程中容易遇到的問題整理成表格方便大家對照排查現(xiàn)象可能原因排查方向按鍵按下去沒反應(yīng)行列信號接反、消抖時間過長、key_valid沒接上用邏輯分析儀抓行列信號按鍵按一次識別兩次消抖模塊沒生效或消抖時間太短確認(rèn)key_out輸出不抖動拉長CNT_MAX數(shù)碼管顯示亂碼段碼表方向錯、位選信號接錯先讓固定位顯示固定值逐個排除密碼永遠校驗失敗位寬不一致、輸入緩沖沒清、比較時序錯抓pwd_match信號確認(rèn)兩個24位值12進入不了改密指令偵測狀態(tài)沒實現(xiàn)、S_CMD_WAIT被跳過看狀態(tài)機是否進入S_CMD_WAIT修改密碼后老密碼還能開新密碼寫入條件沒限制在S_CHG_NEW2檢查pwd_reg的賦值條件蜂鳴器一直響有源無源選錯、方波頻率沒控制好確認(rèn)蜂鳴器類型和驅(qū)動方式6.2 排查方法論我的排查習(xí)慣是從現(xiàn)象往前倒推。比如密碼修改失敗先確認(rèn)是不是進入了改密狀態(tài)再確認(rèn)原密碼驗證是否通過然后是兩次輸入是否一致最后是寫入條件是否觸發(fā)。每一步用邏輯分析儀抓對應(yīng)的狀態(tài)和信號就像沿著管道追溯水流一樣走到哪一段斷了故障點就在那一段。這里想特別強調(diào)一下把功能分段驗證的重要性。整個工程在綜合前就拆成模塊逐個確認(rèn)鍵盤掃描模塊能否正確輸出鍵值、消抖模塊能否濾掉毛刺、狀態(tài)機在仿真里能否跑通所有路徑、顯示模塊能否正確刷出內(nèi)容。模塊邊界測試通過后再做聯(lián)調(diào)一般不會出現(xiàn)那種讓人摸不著頭腦的玄學(xué)問題。6.3 幾個容易被忽略的設(shè)計細節(jié)第一個是密碼輸入緩沖區(qū)的清零時機。S_IDLE進入密碼輸入前必須把上次輸入殘留的6位數(shù)據(jù)清零。如果不做這個動作用戶上次輸入了4位就按了確認(rèn)密碼校驗失敗后再進入輸入狀態(tài)會導(dǎo)致緩沖區(qū)還是上一次的前4位加新輸入的部分內(nèi)容拼出來一個亂碼密碼。第二個是顯示刷新和狀態(tài)切換的同步問題。狀態(tài)切換發(fā)生在時鐘沿顯示模塊讀取狀態(tài)值可能產(chǎn)生一個周期的延遲這是正常的。但如果顯示數(shù)據(jù)源切換導(dǎo)致某個瞬間看到上一位的數(shù)據(jù)需要在位選切換和段碼輸出之間加一拍寄存器打拍避免拖影現(xiàn)象。第三個是12指令的時效性。S_CMD_WAIT狀態(tài)如果沒有超時機制用戶按了1之后長時間不按2狀態(tài)機就卡在等待狀態(tài)再也無法輸入密碼。我的處理是增加一個短延時計數(shù)器比如50ms內(nèi)沒有收到下一個有效按鍵就自動把1當(dāng)作密碼第一位跳入密碼輸入狀態(tài)這樣既保留了組合指令又不會阻塞正常使用。第四個是復(fù)位按鍵的必要性。為了調(diào)試方便可以在頂層外加一個手動復(fù)位按鍵強制讓整個系統(tǒng)回到初始狀態(tài)。這個按鍵在開發(fā)階段幾乎不可或缺因為狀態(tài)機一旦進入某個不可恢復(fù)的狀態(tài)不可能每次斷電重啟手動復(fù)位最直接。正規(guī)設(shè)計中復(fù)位信號本身也要消抖否則可能出現(xiàn)復(fù)位不徹底的情況。最后一個值得說的是代碼風(fēng)格。Verilog代碼的模塊化程度直接決定調(diào)試效率。每個模塊只做一件事接口信號用有意義的名字命名狀態(tài)機狀態(tài)名用全大寫加前綴這樣邏輯分析儀里看到的信號名一目了然。我做這個密碼鎖時把所有模塊的端口都加上了注釋過了兩個月回頭看代碼還能快速上手這一點在工程上比炫技式寫法重要得多。這個密碼鎖工程做完回頭看最有價值的不是能開鎖這個結(jié)果而是把狀態(tài)機的設(shè)計方法從能跑通練到了穩(wěn)定可靠。后面做復(fù)雜的通信協(xié)議、數(shù)據(jù)處理流程時遇到多狀態(tài)多條件的分支控制第一反應(yīng)就是從狀態(tài)圖開始畫起再落到三段式Verilog狀態(tài)機。對FPGA入門來說這個項目是個很好的分水嶺它把語法知識、模塊劃分、時序概念、上板調(diào)試串成了一整條鏈路一旦全流程跑通過一次后面再碰其他項目心里就有底了。