最近不少做硬件的朋友都在聊一件事芯片發(fā)布會的重點(diǎn)好像從“幾納米制程”悄悄換成了“怎么把一堆小芯片拼起來”。過去我們說先進(jìn)封裝基本默認(rèn)是后道工藝?yán)锏氖瘴补ぷ鞯F(xiàn)在它正在變成決定一顆芯片算力、功耗和成本的關(guān)鍵戰(zhàn)場。未來封裝的巨變不是把芯片包得更好看而是要把以前整塊主板上干的事全部搬進(jìn)一顆封裝里。這篇文章我想聊的主角是某家頭部芯片IDM大廠——下文統(tǒng)一用I廠代指——它在封裝技術(shù)上的路線和判斷以及這輪巨變對整個硬件行業(yè)到底意味著什么。如果你做芯片、做板級硬件或者正在給產(chǎn)品選技術(shù)方案這篇內(nèi)容值得你花十幾分鐘把封裝這條線的邏輯重新順一遍。1. 為什么封裝從配角變成主角1.1 制程紅利少了封裝的“賬”反而好算了先說最底層的動因摩爾定律放緩。過去十幾年我們習(xí)慣了靠光刻把這些線路越做越細(xì)來提升性能但到了先進(jìn)制程階段單顆芯片繼續(xù)微縮的代價已經(jīng)高到離譜。做個大die的成本不是線性增長而是近乎指數(shù)增長因?yàn)榱悸蕦π酒娣e極其敏感。你可以粗略把良率模型理解為一顆die面積越大制造過程中碰到缺陷的概率就越高一次報廢就是整顆都完蛋。而如果把這顆大die拆成多個小chiplet每個單獨(dú)制造、單獨(dú)篩選最后再通過先進(jìn)封裝組裝起來那良率和成本控制的靈活性就完全不一樣了。這個邏輯聽起來很直白但我見過不少工程師一開始誤以為“小芯片總面積一樣良率不也差不多嗎”。真正的區(qū)別在于第一不同功能模塊可以用不同工藝節(jié)點(diǎn)制造CPU核心和I/O接口不需要互相遷就第二chiplet可以引入冗余和配置壞掉的計算單元可以直接屏蔽再用備份頂替第三已知好die先測再封裝能把“封裝前一堆好的封裝后報廢一整片”的風(fēng)險大幅降低。這幾點(diǎn)疊加先進(jìn)封裝就成了延續(xù)算力增長的最佳解。所以你會看到這兩年頭部芯片廠發(fā)布的超大算力產(chǎn)品幾乎都采用了多die組合的方案。就是因?yàn)閱蝑ie做不出那么大面積的產(chǎn)品或者做出來成本根本壓不住。制程紅利退潮封裝就必須補(bǔ)位這不是哪家公司的選擇是整個產(chǎn)業(yè)走到的必然路口。1.2 封裝正在變成“系統(tǒng)級主板”再往深看一層封裝以前是把一顆芯片保護(hù)起來、引出引腳現(xiàn)在變成了把整個計算系統(tǒng)集成進(jìn)一個package。以前CPU、GPU、內(nèi)存、I/O各自是一顆芯片靠一塊大PCB互聯(lián)現(xiàn)在先進(jìn)封裝里有硅中介層、有微凸點(diǎn)、有TSV不同功能的die在封裝內(nèi)部直接高密度互聯(lián)外部留給你的只是電源和少量高速接口。這個變化的本質(zhì)是系統(tǒng)互連的層級在往上遷移。從PCB上的走線變成了封裝基板上的走線從基板上的走線變成了硅中介層上的走線從硅中介層上的走線將來還會變成三維堆疊里的垂直互連。每往內(nèi)層走一步互連密度和帶寬就上一個數(shù)量級功耗卻能降一個臺階。你在板級設(shè)計里最頭疼的“高速信號損耗”“串?dāng)_”“走線長度匹配”在封裝內(nèi)部都用更短的互連解決掉了。這也是I廠為什么會把封裝看得和制程一樣重要。它是一家同時做處理器設(shè)計、晶圓制造、封裝測試、系統(tǒng)方案的公司封裝對它來說不只是段工藝而是把設(shè)計、制造、系統(tǒng)優(yōu)化串起來的那根線。制程很難在短期拉開代差時誰能在封裝上把系統(tǒng)集成玩得更順誰就能在整機(jī)性能上占據(jù)主動權(quán)。對下游用戶來說以前選型只看CPU型號現(xiàn)在還要看它的封裝形態(tài)——這也算“封裝從配角變主角”的一個直接體現(xiàn)。2. 從2D到3D先進(jìn)封裝的技術(shù)演進(jìn)2.1 傳統(tǒng)封裝為什么先撐不住了傳統(tǒng)封裝里最常見的是引線鍵合就是用金屬絲把芯片上的焊盤和基板引腳連起來。這門工藝成熟、成本低但金屬絲的間距做不了太細(xì)高頻性能也差。后來有了倒裝焊芯片反過來貼在基板上用焊球陣列代替引線互連密度高了不少但依然是二維平面上的連接。2D封裝的瓶頸可以直觀理解為“房間不夠大路也不夠?qū)挕?。一顆超大算力芯片的功耗和帶寬需求非常高需要成百上千個電源引腳和信號引腳2D基板上的布線密度根本喂不飽。信號從die邊緣走到基板再走到另一個die邊緣距離一長RC延遲和功耗都上來頻率也就上不去了。到了這個階段靠傳統(tǒng)封裝去做多die集成就跟在舊城區(qū)硬擠一條八車道一樣不現(xiàn)實(shí)。所以產(chǎn)業(yè)開始往2.5D和3D走。所謂2.5D就是先做一個大大的“中間層”把多個die都平放在這個中間層上中間層里再布高密度走線所謂3D則是直接把die一層一層摞起來上下之間通過垂直通孔通信。這已經(jīng)不是傳統(tǒng)封裝的概念了更像是微米尺度上的“城市建設(shè)”。2.2 2.5D時代硅中介層和局部嵌入式橋2.5D的代表方案是把die放在一塊硅中介層上。為什么用硅因?yàn)楣杩梢院虲MOS工藝兼容能做很細(xì)的線路還可以在硅片里打TSV也就是貫穿硅片的垂直導(dǎo)電通道把信號從上方die引到下方基板。這個方案帶寬密度很可觀但成本也高一塊大面積硅中介層本身就不便宜還要保證超高的平整度和良率。I廠當(dāng)年在2.5D上的路線是做了局部嵌入式橋的方案。思路很簡單不鋪一整塊硅中介層而是在有機(jī)基板里嵌入一小塊硅橋die和die之間只需要跨越這一小塊局部區(qū)域時就走硅橋上的細(xì)線路其他地方仍用普通的有機(jī)基板走線。這樣做的好處是成本可控因?yàn)楣璧拿娣e小了很多短板也很直接橋與橋之間的互連能力有限不太適合需要海量帶寬全連通的場景。兩種方案各有適用場景我畫過不少次對比核心就一句話全硅中介層貴但靈活局部橋省錢但布局受限。到了這個階段封裝設(shè)計已經(jīng)開始影響芯片布局了。die放在哪里、哪兩個die之間需要走細(xì)線、哪些信號可以退而求其次走基板都需要提前定下來。我們做系統(tǒng)評估時不能再把封裝當(dāng)成一個“黑盒子”來看。2.3 3D堆疊Foveros與真正的“樓中樓”2.5D再說到底所有die還是平鋪的就像城市里一條街上的幾棟樓靠地下管廊連接。3D堆疊則完全不同它是真的把不同功能的die垂直摞起來上下樓之間靠TSV和微凸點(diǎn)通信。I廠在這條線上的代表作是Foveros。第一次看到它的剖面圖時說實(shí)話我有點(diǎn)震驚上層是邏輯die下層是基礎(chǔ)die中間密密麻麻的微凸點(diǎn)上下之間直接面對面通信。這種結(jié)構(gòu)帶來的最大收益是帶寬密度和功耗。信號走得越短單位數(shù)據(jù)傳輸消耗的能量就越低延遲也越低。CPU和內(nèi)存如果堆疊在一起內(nèi)存接口的功耗可以比板級互聯(lián)低不少帶寬還能大幅跑高。再往后Foveros演進(jìn)出直接混合鍵合的方案把微凸點(diǎn)的間距繼續(xù)往下壓。傳統(tǒng)微凸點(diǎn)間距一般在幾十到上百微米混合鍵合已經(jīng)能做到10微米以下實(shí)驗(yàn)室更是在往1微米以下探?；ミB間距越小同樣面積上能走的數(shù)據(jù)就越多這是3D封裝繼續(xù)向前推進(jìn)最核心的指標(biāo)。當(dāng)然3D堆疊不是沒有代價的。上下堆起來之后散熱路徑變長了底層die的熱量要先穿過中間層才能到散熱器可測試性也變得更難上層die出了毛病下層die也不好單獨(dú)換。這些現(xiàn)實(shí)問題后面我會專門聊。2.4 從“一顆芯片”到“一臺計算系統(tǒng)”沿著2.5D和3D這兩條線走封裝終局已經(jīng)不是“一顆芯片”而是“一臺計算系統(tǒng)”。未來幾年這個趨勢會更加明顯CPU模塊、GPU模塊、內(nèi)存模塊、I/O模塊各自按最適合的工藝制造然后在封裝里像積木一樣組合。I廠很早就喊過一個概念大意是系統(tǒng)級封裝集成要把整個系統(tǒng)搬進(jìn)封裝里。我覺得不用糾結(jié)具體名詞本質(zhì)就是一句話封裝替代主板成為算力集成的主戰(zhàn)場。為了讓不同來源的die能互相通信產(chǎn)業(yè)里已經(jīng)出現(xiàn)了一個叫UCIe的開放芯片互連標(biāo)準(zhǔn)讓不同廠商的chiplet可以在物理層和數(shù)據(jù)協(xié)議層互相兼容。這是一個很關(guān)鍵的信號意味著chiplet生態(tài)會從某一家公司的定制化玩法變成像PCIe一樣通用化的接口。以后開發(fā)者選一顆chiplet可能就像現(xiàn)在選一顆板卡那樣自然。某頭部芯片IDM廠在推進(jìn)這種開放生態(tài)上也有很多動作畢竟它既是封裝技術(shù)擁有者又是代工服務(wù)提供方在這個環(huán)節(jié)卡位卡得好未來話語權(quán)就很不一樣。3. 未來五年封裝技術(shù)最值得盯的4個關(guān)鍵詞3.1 混合鍵合干掉焊球前面提到Foveros Direct核心就是混合鍵合。傳統(tǒng)封裝里die和die之間的連接要經(jīng)歷焊球或微凸點(diǎn)這些金屬凸點(diǎn)又要壓又要焊間距也受限?；旌湘I合的思路很直接把兩個die的表面打磨到極度平整讓銅柱與銅柱直接面對面接觸通過加熱讓銅原子擴(kuò)散連接起來。這話聽起來簡單做起來極難。你可以想象兩面鏡子要貼合在一起中間不能有灰塵、不能有劃痕、高度差要控制在納米級。一旦鍵合幾乎不可逆這也是為什么混合鍵合對前期工藝要求那么高。收益同樣是巨大的互連間距可以大幅縮小單位面積互聯(lián)密度大幅提升三維堆疊才真正具備能量密度優(yōu)勢。從產(chǎn)業(yè)趨勢看混合鍵合先從存儲芯片這類信號數(shù)量很多、結(jié)構(gòu)相對簡單的產(chǎn)品開始量產(chǎn)再逐步切入SoC與高算力芯片。I廠的Foveros Direct代表的就是把這項技術(shù)用于邏輯芯片疊加的方向。個人判斷未來三年這個技術(shù)會越來越頻繁地出現(xiàn)在高性能產(chǎn)品上而做板級的同學(xué)也要開始適應(yīng)“芯片底下沒有引腳剖面圖只有一片金屬焊盤”的視覺沖擊。3.2 玻璃基板把大樓蓋在更平的“玻璃”上除了堆疊之外封裝基板本身也在換材料?，F(xiàn)在主流是有機(jī)基板成本低、工藝成熟但精度有限熱膨脹系數(shù)也和芯片有差異容易翹曲硅中介層精度高但大尺寸硅片貴、加工難度高。玻璃基板是這兩年很熱的方向玻璃平整度好、熱膨脹可以做到和半導(dǎo)體材料更匹配還支持更細(xì)的布線而且玻璃面板可以做大理論上能滿足大型封裝對面積和良率的要求。當(dāng)然玻璃也有自己的問題最典型的是脆。做基板要打孔、要鍍銅玻璃在應(yīng)力下容易裂加工設(shè)備也得跟著變。某頭部芯片廠公開押注過玻璃基板技術(shù)業(yè)界普遍認(rèn)為這是為下一階段大尺寸封裝準(zhǔn)備的底牌。你可以把它理解成樓房越蓋越高地基必須換材料水泥地太糙、硅片地太貴那玻璃地就是中間的平衡解。從系統(tǒng)設(shè)計的角度基板材料的變化會直接影響信號完整性、熱膨脹匹配和整體可靠性。做硬件選型時如果只看芯片不看基板未來產(chǎn)品在嚴(yán)苛環(huán)境下出熱應(yīng)力失效的可能性會繼續(xù)增加。所以這個方向值得做結(jié)構(gòu)、散熱、可靠性的人一起關(guān)注。3.3 光互連讓光線走進(jìn)封裝互連密度繼續(xù)往上走電信號的物理瓶頸會越來越明顯。信號在銅線上跑距離越長損耗越大頻率越高越難伺候。業(yè)界把目光轉(zhuǎn)向光互連但不是做光纖模塊那么大的東西而是把光引擎直接co-packaged到封裝里這就是常見的CPO方向。把光模塊的電域功能“摁進(jìn)”封裝邊緣通過封裝內(nèi)的光互聯(lián)把信號直接送到芯片核心省掉電信號在PCB上跑的那一段損耗和功耗。算一筆粗賬傳統(tǒng)可插拔光模塊在電信號驅(qū)動和串并行轉(zhuǎn)換上消耗大量能量把光引擎移進(jìn)封裝后鏈路變短、驅(qū)動電壓降低單位數(shù)據(jù)功耗降幅常能到兩位數(shù)百分比。對超大規(guī)模AI集群來說這個節(jié)省非?？捎^。但光互連普及不是一朝一夕的事。光引擎本身發(fā)熱不小和芯片裸die貼在一起熱密度更高光學(xué)對準(zhǔn)、耦合、可靠性都需要解決。這會遇到“封裝大師”和“光學(xué)專家”跨界協(xié)作的問題。我在和做光模塊的團(tuán)隊聊過之后才發(fā)現(xiàn)兩邊連基本術(shù)語體系都不太一樣光學(xué)說“插損”“回?fù)p”封裝說“翹曲”“熱阻”項目整合起來相當(dāng)考驗(yàn)團(tuán)隊。I廠也早就開始布局光電共封裝方向因?yàn)樗掷锛扔泄韫庋芯糠e累又有先進(jìn)封裝平臺兩邊往一起湊是順路的事。3.4 協(xié)同設(shè)計從芯片到PCB的一次大重構(gòu)最后這個關(guān)鍵詞是很多工程師最容易忽略的協(xié)同設(shè)計。以后芯片設(shè)計、封裝設(shè)計、板級設(shè)計不能再拆成三段流水線來做因?yàn)榉庋b正在變成系統(tǒng)里最大的噪聲源和性能瓶頸。你在PCB仿真里看到的那點(diǎn)參數(shù)已經(jīng)沒法覆蓋die在封裝內(nèi)的互連效應(yīng)。這意味著EDA工具和設(shè)計流程都會發(fā)生很大變化。過去IC設(shè)計師主要看工藝庫封裝團(tuán)隊拿到GDSII之后再去做封裝硬件工程師拿到成品芯片后再畫PCB。以后這三個階段要在早期就對齊die的布局、電源網(wǎng)絡(luò)、熱分布、信號在封裝內(nèi)的走線都會和系統(tǒng)級性能強(qiáng)相關(guān)。芯片設(shè)計初期就要把“封裝可用草圖”和“板級參考設(shè)計”拿出來不然后面每一步都是在還賬。對開發(fā)者來說這件事的直接影響是你會看到越來越多芯片廠商在發(fā)布產(chǎn)品時同步提供非常詳細(xì)的封裝仿真模型和協(xié)同設(shè)計指導(dǎo)。別把它們當(dāng)成“參考而已”這些文件里藏了大量工程師踩坑后的經(jīng)驗(yàn)。我這幾年接入先進(jìn)封裝產(chǎn)品時最大的體會就是老老實(shí)實(shí)按廠商推薦的陶瓷電容布局和電源過孔方案來別自作聰明“優(yōu)化”否則高頻噪聲和電壓紋波會讓你返工到懷疑人生。4. 巨變背后的連鎖反應(yīng)與避坑實(shí)錄4.1 散熱3D堆疊最現(xiàn)實(shí)的墻先進(jìn)封裝把系統(tǒng)做得更小、更密代價就是熱。3D堆疊尤其明顯功率高的die摞在功率低的die上面熱量要先穿過好幾層材料才能出去。我們可以做個很粗略的熱阻估算一毫米見方的面積上熱阻約等于材料厚度除以導(dǎo)熱系數(shù)再除以面積。幾十微米厚的硅片熱阻其實(shí)不大但TIM熱界面材料和微凸點(diǎn)層帶來的界面熱阻就很可觀了三層堆疊疊加下來底層核心溫度升高幾十度很正常。有些高性能芯片局部功率密度已經(jīng)奔著每平方厘米一百瓦去了這相當(dāng)于在手機(jī)處理器大小的地方放一個大功率燈泡的熱量。常規(guī)風(fēng)冷散熱器很快會到天花板于是業(yè)界在往嵌入式微流道、均熱板、相變散熱甚至注液冷卻的方向推進(jìn)。作為做系統(tǒng)的人我的建議是項目早期就做封裝級熱仿真不要等板子回來了才發(fā)現(xiàn)中間die溫度超標(biāo)。我還踩過另一個坑只看芯片整體功耗不看“熱點(diǎn)分布”。3D堆疊后熱點(diǎn)并不均勻可能一小塊區(qū)域溫度極高整體平均功耗看著不太大實(shí)際局部已經(jīng)到極限。所以現(xiàn)在看芯片選型一定要盯住封裝級功率密度圖和熱阻網(wǎng)絡(luò)數(shù)據(jù)這兩份材料比TDP這個數(shù)有用得多。4.2 測試與可靠性的“返修困境”先進(jìn)封裝的另一個現(xiàn)實(shí)問題是“壞了怎么辦”。傳統(tǒng)封裝芯片壞了整顆換掉而多die封裝的邏輯芯片如果封裝完成后發(fā)現(xiàn)某個die有問題返修難度極大。混合鍵合之后兩個die已經(jīng)通過原子級別的連接貼合在一起幾乎不可能無損分開。所以業(yè)界很關(guān)鍵的一個策略是KGD組裝之前保證每一顆die都是已知好的。這個策略聽著嚴(yán)謹(jǐn)做起來不輕松。每顆die測一遍測試成本增加測試插座的精度要求也變高有些高性能die在裸片狀態(tài)下很難完整測試必須封裝或加臨時載具才能跑高速信號。一旦堆疊上去內(nèi)部信號又很難直接觀測只能靠自檢和邊界掃描機(jī)制來做“體檢”。所以現(xiàn)在的先進(jìn)封芯片設(shè)計階段里必做的就是可測試性設(shè)計得專門規(guī)劃測試訪問端口、掃描鏈和冗余替換邏輯。從應(yīng)用可靠性的視角看終端用戶最關(guān)心的還是熱循環(huán)和機(jī)械可靠性。微凸點(diǎn)和混合鍵合接觸面在溫度變化下的應(yīng)力表現(xiàn)與傳統(tǒng)焊點(diǎn)差異很大需要積累很多數(shù)據(jù)才能建立信任。我見過一些項目在原型測試階段出現(xiàn)微裂紋最后通過調(diào)整底部填充材料和封裝內(nèi)緩沖層結(jié)構(gòu)才解決。這塊經(jīng)驗(yàn)外人很少記錄但恰恰是最值錢的部分。4.3 產(chǎn)業(yè)格局的重新洗牌封裝巨變也帶來產(chǎn)業(yè)鏈的重新分工。以前設(shè)計、制造、封裝、測試是相對清晰的鏈條現(xiàn)在邊界開始模糊。IDM廠有設(shè)計能力也有封裝和制造能力可以自己把chiplet生態(tài)玩起來純代工線也在發(fā)力自己的封裝平臺想把“設(shè)計封裝”打包賣給客戶傳統(tǒng)OSAT也就是封測廠商如果只做老式引線鍵合未來會越來越被動因?yàn)橄冗M(jìn)封裝的工藝門檻和資本門檻都更高了。I廠在這個棋局里屬于“牌面比較全”的一家。它既有處理器設(shè)計有自己的晶圓廠也有先進(jìn)封裝研發(fā)團(tuán)隊還能把系統(tǒng)級方案攤開給客戶看。對開發(fā)者來說好處是選擇多了壞處是兼容性問題也多了不同封裝平臺對die尺寸、供電方案、測試策略的要求差異很大你選了一家的封裝生態(tài)后面的設(shè)計適配成本就會綁在一起。所以做chiplet選型早做平臺評審比臨時切換重要得多。4.4 給硬件研發(fā)人員的幾條實(shí)操建議說了這么多最后落到行動上。如果你正在評估先進(jìn)封裝或chiplet方案我建議拿著下面這張清單去逐項核對評估維度重點(diǎn)關(guān)注事項常見踩坑點(diǎn)互連類型2.5D中介層還是3D堆疊互連間距能支持多少帶寬只管型號不看封裝忽略互連瓶頸熱設(shè)計方案封裝級熱阻、熱點(diǎn)分布、冷卻方式匹配只看整機(jī)TDP遺漏局部熱點(diǎn)壓力電源完整性供電網(wǎng)絡(luò)布局、去耦電容位置、封裝內(nèi)IR drop電壓余量不足、瞬態(tài)響應(yīng)差可測試性KGD策略、封裝后測試方法、自檢機(jī)制后期才發(fā)現(xiàn)內(nèi)部信號無法觀測供應(yīng)鏈成熟度該封裝平臺是否有量產(chǎn)經(jīng)驗(yàn)、多家供應(yīng)商可用性選型太新資料和產(chǎn)能都跟不上與板級協(xié)同封裝仿真模型、參考設(shè)計、協(xié)同設(shè)計文件是否齊全忽略廠商參考自行“優(yōu)化”導(dǎo)致返工另外分享一個親測有效的小技巧研究任何先進(jìn)封裝產(chǎn)品時一定要盯住那張“剖面示意圖”。別只看宣傳PPT上漂亮的帶寬數(shù)字把剖面圖放大看看清楚里面有幾層硅、幾層基板、TSV從哪到哪、微凸點(diǎn)用的什么材料再對照散熱路徑去理解為什么會這樣設(shè)計。很多設(shè)計取舍在這張圖上都能讀懂。比如你看到某個堆疊方案特意把發(fā)熱大的die放在離散熱器更近的位置再把低功耗I/O die墊在下面這就是結(jié)構(gòu)設(shè)計在妥協(xié)熱問題。反過來如果剖面圖顯示主要熱源被埋在中間你就該心里有數(shù)它的散熱難度和可靠性風(fēng)險都會更高。學(xué)會看剖面圖比記任何技術(shù)參數(shù)都更接近本質(zhì)。最后的幾句大實(shí)話做硬件這些年我最大的感觸是封裝這個方向從大家眼中“印個標(biāo)簽、打幾根引腳”的后道工藝硬生生長成了決定系統(tǒng)性能和成本的核心引擎。未來封裝的巨變本質(zhì)上是在告訴我們算力的競爭已經(jīng)從“把晶體管做小”轉(zhuǎn)向“把系統(tǒng)集成好”。如果你還停留在只關(guān)心制程數(shù)字的階段下一步可能真的會看不懂產(chǎn)品。我個人建議不管你是芯片設(shè)計、板級硬件還是產(chǎn)品經(jīng)理可以花幾個晚上把主流先進(jìn)封裝的幾張剖面圖認(rèn)真看一遍再把TSV、RDL、微凸點(diǎn)這些層的位置標(biāo)出來你腦海里的體系會清晰很多。這比追著每一個發(fā)布會數(shù)字跑有用得多。技術(shù)永遠(yuǎn)在變但只要抓住了互連密度、散熱路徑、可測試性和成本這四個關(guān)鍵詞你就能在封裝這場巨變里站得足夠穩(wěn)。